公开(公告)号：CN118946414A

公开(公告)日：2024-11-12

申请号：CN202380030146.8

申请日：2023-01-11

Applicant: 日本发条株式会社

Inventor： 下村光平 ,  水野克美 ,  栂孝司 ,  手塚真

IPC: B05D1/28 ,  B05D3/00 ,  B05D7/00 ,  B05D7/24 ,  C09D201/00 ,  C09D7/61

Abstract: 本发明提出一种涂敷方法，其在使用增加了填料的含有率的涂敷液在基材的表面形成涂膜时，抑制涂膜不均且也可抑制涂膜的膜厚偏差。一种涂敷方法，使用涂敷装置(1)在基材(W)的表面形成涂膜(C)，所述涂敷装置(1)具有：搬送辊(2)，送出基材(W)；刮刀式涂布机(3)，相对于搬送辊(2)隔开间隙地配置且设置有刮刀部(3b)；以及贮液构件(4)，一端部(4a)位于搬送辊(2)的侧方且在与搬送辊(2)之间划分贮液空间(S)，所述涂敷方法中，涂敷液(L)包含树脂、溶剂及填料，填料的含有率相对于树脂与填料的混合物100质量份而为65质量份～95质量份，搬送辊(2)的外径D1为50mm～270mm，刮刀式涂布机(3)的外径D2为50mm～170mm，自间隙至一端部(4a)为止的距离D3为1mm～120mm。

公开(公告)号：CN118922922A

公开(公告)日：2024-11-08

申请号：CN202380027414.0

申请日：2023-03-07

Applicant: 日本发条株式会社 ,  LPS科技株式会社

Inventor： 斎藤慎二 ,  水野克美 ,  铃木恒平 ,  渡辺知典 ,  矢野晋也 ,  藤野虹杏 ,  梁小广

IPC: H01L21/52 ,  H01L23/12 ,  H01L23/14

Abstract: 本发明提供一种层叠体的制造方法，其中即便在使用发热量大的电子零件的情况下也可维持电子零件与电路图案的稳定的接合性并抑制在绝缘层中产生的不良情况。一种层叠体(1)的制造方法，所述层叠体(1)依次层叠有基底基板(2)、绝缘层(3)、电路图案(4)、以及电子零件(5)，所述层叠体(1)的制造方法包括：在基底基板(2)的表面侧设置绝缘层(3)的工序；在电路图案(4)的表面侧设置电子零件(5)的工序；以及将设置于基底基板(2)的绝缘层(3)与设置有电子零件(5)的电路图案(4)层叠的工序。