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公开(公告)号：CN110718263B
公开(公告)日：2021-08-10
申请号：CN201910846816.9
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G11C29/56 , G11C29/44 , G06F11/263
Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。
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公开(公告)号：CN112631801A
公开(公告)日：2021-04-09
申请号：CN202011530140.1
申请日：2020-12-22
Applicant: 无锡江南计算技术研究所
IPC: G06F9/54 , G06F9/38 , G06F9/50 , G06F16/182 , G06T1/20
Abstract: 本发明公开一种遥感影像智能模型分布式并行方法，包括以下步骤：从业务应用系统中接入遥感影像的文件系统地址和模型选取字段；通过图像预处理库读取遥感影像；大图的元数据信息和切片的元数据信息通过JSON序列化，并采用PUSH机制将大图的元数据信息与切片的元数据信息压入内存消息队列中；采用异步多线程竞争机制和阻塞访问的访问规则访问内存消息队列；检测结果的元数据信息通过JSON序列化并PUSH到内存消息队列中；识别结果的元数据信息通过JSON序列化并PUSH到内存消息队列中；最终检测识别的元数据信息封装成统一查询接口。本发明可有效满足海量遥感影像大吞吐量、准实时计算和敏捷模型并行部署的需求。
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公开(公告)号：CN112631548A
公开(公告)日：2021-04-09
申请号：CN202011524239.0
申请日：2020-12-22
Applicant: 无锡江南计算技术研究所
IPC: G06F7/523
Abstract: 本发明公开一种基于混合粒度乘法部件的多精度乘法器及运算方法，所述运算方法包括以下步骤：调度器将乘法运算的两个位宽分别为Mbit、Nbit的操作数进行分割；调度器计算步骤1中获得的每一组细粒度乘法运算结果需要向左移动的位数；调度器将步骤1中分割后的细粒度乘法运算的两个操作数和步骤2中对应的左移位数打包成乘法器指令；调度器将步骤3中生成的乘法器指令送入计算单元的指令队列；细粒度乘法部件完成细粒度的乘法运算；将乘法结果向左移位后的结果送入加法树。本发明很好的平衡了计算延迟、计算能力的利用率和控制结构复杂度三者之间的关系，降低了控制结构的复杂度。
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公开(公告)号：CN102760176B
公开(公告)日：2015-02-11
申请号：CN201110110834.4
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统，所述方法包括：加载目标系统模型，根据所述目标系统模型创建至少一个仿真线程；依次执行所述仿真线程，将执行仿真线程产生的仿真事件加入事件队列，所述仿真事件记录待触发的仿真线程的线程号；调取所述事件队列中的仿真事件，调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程，将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制，加快了仿真速度，同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。
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公开(公告)号：CN103076849A
公开(公告)日：2013-05-01
申请号：CN201210580256.5
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Inventor： 谢向辉 , 吴东 , 钱磊 , 原昊 , 张昆 , 臧春峰 , 郝子宇 , 张鲁飞 , 李玺 , 严忻凯 , 邬贵明 , 方兴 , 叶楠 , 胡苏太 , 韦海亮 , 周浩杰 , 陶志荣
Abstract: 一种可重构微服务器系统，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；而且，可重构加速部件连接至微处理器和/或系统总线，从而与微处理器和/或连接在系统总线上的内存和输入输出外设进行数据交换。此外，可重构加速部件可以连接独立的内存、输入输出外设和其它扩展接口。
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Patent Agency Ranking
公开(公告)号：CN103034295A
公开(公告)日：2013-04-10
申请号：CN201210575825.7
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Abstract: 一种输入输出能力增强的可重构微服务器，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线；微处理器直接连接至可重构加速部件；可重构加速部件包括：可重构运算加速模块、多个可重构I/O增强单元、以及与可重构I/O增强单元中的每一个单独连接的多个I/O控制器；其中，多个可重构I/O增强单元连接至可重构运算加速模块和系统总线；而且其中，可重构I/O增强单元中的每一个的对应的多个I/O控制器连接至具有相同资源类型的I/O设备，由此可重构I/O增强单元中的每一个及其对应的多个I/O控制器用于控制与具有相同资源类型的I/O设备之间的数据交换。
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公开(公告)号：CN103019324A
公开(公告)日：2013-04-03
申请号：CN201210575004.3
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Abstract: 一种内存能力增强的可重构微服务器，包括：微处理器、系统总线、内存、可重构加速部件以及I/O外设；其中，微处理器、内存和I/O外设连接至系统总线，从而微处理器通过系统总线与内存和I/O外设进行数据交换；微处理器直接连接至可重构加速部件；并且，可重构加速部件连接至系统总线，从而通过系统总线与内存和I/O外设进行数据交换；可重构加速部件包括：可重构运算加速模块、总线接口转换模块、内部模块接口转换模块、内存访问模式扩展与增强模块、以及多个可重构内存控制器；可重构运算加速模块和总线接口转换模块直接连接至系统总线以进行数据交换。
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公开(公告)号：CN102760176A
公开(公告)日：2012-10-31
申请号：CN201110110834.4
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统，所述方法包括：加载目标系统模型，根据所述目标系统模型创建至少一个仿真线程；依次执行所述仿真线程，将执行仿真线程产生的仿真事件加入事件队列，所述仿真事件记录待触发的仿真线程的线程号；调取所述事件队列中的仿真事件，调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程，将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制，加快了仿真速度，同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。
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公开(公告)号：CN102760045A
公开(公告)日：2012-10-31
申请号：CN201110110817.0
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 本发明提供了一种智能存储设备及其数据处理方法，所述智能存储设备包括访问接口模块、与所述访问接口模块连接的若干数据处理单元；还包括存储单元阵列以及数据互连网络，所述数据互连网络提供数据处理单元之间以及数据处理单元与存储单元之间的数据互连。本发明在存储设备中增加数据处理单元，将部分数据处理负载从计算设备转移到存储设备进行，从而减少计算设备的内存访问存储设备的带宽需求；进一步的，本发明的存储设备对于不同的数据处理需求具有可扩展的数据处理的能力，以适应集群计算系统的功能。
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公开(公告)号：CN115470449A
公开(公告)日：2022-12-13
申请号：CN202211046679.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体包括一种矩阵乘运算脉动阵列装置及区间配置累加方法，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加器缓冲控制器、结果写回控制器和本地局部存储器，累加结果回写控制器与累加缓冲器连接，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和。本发明的有益技术效果包括：提高矩阵乘法运算效率，能够灵活配置结果的缓存位置，便于结果的回写。
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