公开(公告)号：CN100576340C

公开(公告)日：2009-12-30

申请号：CN200610056976.6

申请日：2006-03-07

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 其田佑次 ,  菊池修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

IPC: G11C7/10

CPC classification number: G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。

公开(公告)号：CN1845250A

公开(公告)日：2006-10-11

申请号：CN200610056976.6

申请日：2006-03-07

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 其田佑次 ,  菊池修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

IPC: G11C7/10

CPC classification number: G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。

公开(公告)号：CN1433252A

公开(公告)日：2003-07-30

申请号：CN02160408.8

申请日：2002-12-31

Applicant: 株式会社日立制作所

Inventor： 西本贤二 ,  片桐光昭

IPC: H05K1/00 ,  H05K1/02 ,  H01L21/60 ,  H01L23/52

CPC classification number: H01L23/50 ,  G11C2207/105 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05024 ,  H01L2224/05568 ,  H01L2224/05569 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/01019 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置及其制造方法。尤其提供一种多芯片模块，将利用晶片制造工序形成外部连接端子的存储芯片安装在布线基板时或安装后，可改变上述存储芯片的功能。准备包含电源电压布线(6)及接地电位布线(6)的布线(6)的图案不同的两种模块基板，在这两种模块基板上安装存储芯片(2)及控制芯片(3)，从而使用同一存储芯片(2)实现字结构或动作模式等功能不同的两种多芯片模块。