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公开(公告)号：CN114639662A
公开(公告)日：2022-06-17
申请号：CN202111268945.8
申请日：2021-10-29
Applicant: 富士电机株式会社
Inventor： 丰田善昭
IPC: H01L23/64 , H01L29/78 , H01L29/739
Abstract: 提供一种能够抑制与隔着绝缘膜设置在半导体基板上的无源元件连接的电路的误动作的半导体装置。半导体装置具备：第一导电型的半导体基体(1、2)；与半导体基体(1、2)连接的第一电极(5)；设置于半导体基体(1、2)的上部的第二导电型的第一半导体区(3)；设置于第一半导体区(3)的上部的第一导电型的第二半导体区(4)；与第一半导体区(3)电连接的第二电极(7a)；设置于第二半导体区(4)的上表面侧的绝缘膜(9)；以及设置于绝缘膜(9)的上表面侧的无源元件(6)。
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公开(公告)号：CN111584429A
公开(公告)日：2020-08-25
申请号：CN201911261456.2
申请日：2019-12-10
Applicant: 富士电机株式会社
Inventor： 丰田善昭
IPC: H01L21/8234
Abstract: 本发明提供一种半导体集成电路的制造方法。该半导体集成电路的制造方法包括以下工序：在n-型的半导体层(12)的上部的一部分改变注入位置地多级注入p型杂质离子，形成第一离子注入区；在上部的其它的一部分改变注入位置地多级注入p型杂质离子，形成第二离子注入区；使第一离子注入区的杂质离子活化来形成第二导电型的阱区(22、23)，同时使第二离子注入区的杂质离子活化来形成p型的体区(13)；在阱区(22)的上部形成具有n+型的第一端子区和第二端子区(25a、25b)的控制元件(201)；以及在体区(13)的上部形成具有n+型的输出端子区(15a、15b)且由控制元件(201)来控制的输出级元件(101)。
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公开(公告)号：CN102947928B
公开(公告)日：2015-04-01
申请号：CN201180029607.7
申请日：2011-05-31
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L21/76 , H01L21/761 , H01L27/08 , H01L27/088 , H01L29/06 , H01L29/78
CPC classification number: H01L29/7803 , H01L21/02664 , H01L21/22 , H01L21/265 , H01L21/324 , H01L21/761 , H01L21/823481 , H01L21/823487 , H01L27/088 , H01L27/1207 , H01L29/0634 , H01L29/0878 , H01L29/1045 , H01L29/105 , H01L29/1095 , H01L29/66712 , H01L29/7802 , H01L29/7811 , H01L29/7813
Abstract: 垂直超结MOSFET(101)和横向MOSFET(102)集成在相同半导体基板上。通过n掩埋隔离层(15)和n扩散隔离层(16)将横向MOSFET(102)与垂直超结MOSFET(101)电隔离。横向MOSFET(102)由在n掩埋隔离层(15)和n扩散隔离层(16)界定的n半导体层(2)中形成的p阱区(17)、在p阱区(17)中形成的n源区(18)和n漏区(19)、以及覆盖p阱区(17)的被n源区(18)和n漏区(19)夹住的部分的栅电极(21)形成。由于n掩埋隔离层(15)与垂直超结MOSFET(101)的n层(3)同时形成，因此有可能降低成本。另外，有可能通过n掩埋隔离层(15)来抑制元件之间的寄生作用。
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公开(公告)号：CN103548132A
公开(公告)日：2014-01-29
申请号：CN201280024153.9
申请日：2012-06-21
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L21/76 , H01L21/822 , H01L27/04 , H01L27/08 , H01L27/088 , H01L29/739 , H01L29/78
CPC classification number: H01L29/66666 , H01L21/823807 , H01L21/823828 , H01L21/823885 , H01L27/0922 , H01L29/402 , H01L29/66348 , H01L29/66659 , H01L29/66734 , H01L29/7395 , H01L29/7811
Abstract: 本发明提供一种半导体器件的制造方法。为了在半导体衬底的纵向沟槽栅型MOSFET区域(21)和控制横向平面栅型MOSFET区域（22）中分别形成器件，首先，在纵向沟槽栅型MOSFET区域(21)的半导体衬底上形成沟槽(33)。接着，沿着沟槽(33)的内壁形成第一栅极氧化膜(7ａ)。接着，在第一栅极氧化膜（7a）上利用多晶硅膜(6a)填充沟槽(33)。接着，在隔开器件的区域形成LOCOS氧化膜（11）。接着，在横向平面栅型MOSFET区域（22）的半导体衬底上形成第二栅极氧化膜(7b)。由此，能获得以下优点：即，能抑制步骤数量的增加，能使得输出级MOSFET的栅极阈值电压高于控制MOSFET的栅极阈值电压，不会降低LOCOS氧化膜（11）的厚度，且不会有异物残留在沟槽（33）中。
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公开(公告)号：CN102947928A
公开(公告)日：2013-02-27
申请号：CN201180029607.7
申请日：2011-05-31
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L21/76 , H01L21/761 , H01L27/08 , H01L27/088 , H01L29/06 , H01L29/78
CPC classification number: H01L29/7803 , H01L21/02664 , H01L21/22 , H01L21/265 , H01L21/324 , H01L21/761 , H01L21/823481 , H01L21/823487 , H01L27/088 , H01L27/1207 , H01L29/0634 , H01L29/0878 , H01L29/1045 , H01L29/105 , H01L29/1095 , H01L29/66712 , H01L29/7802 , H01L29/7811 , H01L29/7813
Abstract: 垂直超结MOSFET(101)和横向MOSFET(102)集成在相同半导体基板上。通过n掩埋隔离层(15)和n扩散隔离层(16)将横向MOSFET(102)与垂直超结MOSFET(101)电隔离。横向MOSFET(102)由在n掩埋隔离层(15)和n扩散隔离层(16)界定的n半导体层(2)中形成的p阱区(17)、在p阱区(17)中形成的n源区(18)和n漏区(19)、以及覆盖p阱区(17)的被n源区(18)和n漏区(19)夹住的部分的栅电极(21)形成。由于n掩埋隔离层(15)与垂直超结MOSFET(101)的n层(3)同时形成，因此有可能降低成本。另外，有可能通过n掩埋隔离层(15)来抑制元件之间的寄生作用。
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Patent Agency Ranking
公开(公告)号：CN112956025A
公开(公告)日：2021-06-11
申请号：CN202080005944.1
申请日：2020-03-27
Applicant: 富士电机株式会社
Inventor： 丰田善昭
IPC: H01L27/088 , H01L21/329 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/866
Abstract: 半导体集成电路具备：第一导电型的半导体基体(1、2)；下表面电极(29)，其设置于半导体基体(1、2)的下表面，被施加第一电位；第二导电型的第一阱(8)，其设置于半导体基体(1、2)的上表面侧，被施加比第一电位低的第二电位；第一导电型的n阱(9)，其设置于p阱(8)内；以及边缘构造(201)，其设置于阱(8)，向n阱(9)提供比第二电位高的第三电位。
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公开(公告)号：CN105990334B
公开(公告)日：2020-07-14
申请号：CN201610079602.X
申请日：2016-02-04
Applicant: 富士电机株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/822
Abstract: 本发明提供防止保护元件发生破坏且能够精度良好地检测与保护元件形成在同一半导体基板的设备的初期不良的半导体装置及半导体装置的试验方法。保护元件(10)是在n‑型半导体基板的正面具备p‑型阳极区(2)，在背面具备成为阴极层的n+型半导体层(8)的二极管。在p‑型阳极区(2)的内部相互分离地选择性地设有p++型接触区(3)和n+型高浓度区(11)。p++型接触区(3)配置在p‑型阳极区(2)的中央部，n+型高浓度区配置成包围p++型接触区的周围的大致矩形环状。p++型接触区(3)与GND焊盘(7)电连接。n+型高浓度区在通常时被开放，在筛选试验时经由第二布线层(13)与电位比GND焊盘高的电位短路。
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公开(公告)号：CN106796917B
公开(公告)日：2019-10-01
申请号：CN201680002320.8
申请日：2016-03-15
Applicant: 富士电机株式会社
IPC: H01L21/822 , H01L21/336 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/06 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 在电路部中设置有在深度方向上贯穿衬底正面侧的p‑型基区(21)且包围MOSFET(20)周围的p+型扩散区(24)。在与电路部相同基板上的保护元件部中，在衬底正面侧的p‑型扩散区(31)的内部选择性地设置有p++型接触区(32)、n+型扩散区(33)和p+型扩散区(34)。p+型扩散区(34)在p‑型扩散区(31)的外周且在深度方向上贯穿p‑型扩散区(31)。n+型源区(22)、p+型扩散区(24)、p++型接触区(32)和n+型扩散区(33)连接到GND端子。基板背面连接到VCC端子。保护元件部的寄生双极型元件(T1)的回跳开始电压(snap‑back starting voltage)比电路部的寄生双极型元件(T2)的回跳开始电压低。据此，能够实现微型化、浪涌电阻的提高和成本的控制。
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公开(公告)号：CN105723505B
公开(公告)日：2019-03-08
申请号：CN201580002554.8
申请日：2015-04-15
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/417 , H01L29/78
Abstract: 将输出段用的纵向型n沟道功率MOSFET(21)和用于控制纵向型n沟道功率MOSFET(21)的横向型p沟道MOSFET(22)设置于相同的半导体基板上。横向型p沟道MOSFET(22)具备自对准地形成于栅电极(17)的Psd(p+型源区(12)和p+型漏区(13))。在Psd的内部设置有p+型扩散区(14，15)。Psd通过p+型扩散区(14，15)部分成为高杂质浓度。p+型扩散区(14，15)与纵向型n沟道功率MOSFET(21)的p+型扩散区(8)同时通过离子注入而形成，且在p+型扩散区(14，15)，借由比以往宽度更窄的接触孔分别连接有金属布线层。如此，能够提高金属布线层和半导体部的接触性，并且能够实现微细化。
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公开(公告)号：CN103548132B
公开(公告)日：2016-10-26
申请号：CN201280024153.9
申请日：2012-06-21
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L21/76 , H01L21/822 , H01L27/04 , H01L27/08 , H01L27/088 , H01L29/739 , H01L29/78
CPC classification number: H01L29/66666 , H01L21/823807 , H01L21/823828 , H01L21/823885 , H01L27/0922 , H01L29/402 , H01L29/66348 , H01L29/66659 , H01L29/66734 , H01L29/7395 , H01L29/7811
Abstract: 本发明提供一种半导体器件的制造方法。为了在半导体衬底的纵向沟槽栅型MOSFET区域(21)和控制横向平面栅型MOSFET区域（22）中分别形成器件，首先，在纵向沟槽栅型MOSFET区域(21)的半导体衬底上形成沟槽(33)。接着，沿着沟槽(33)的内壁形成第一栅极氧化膜(7ａ)。接着，在第一栅极氧化膜（7a）上利用多晶硅膜(6a)填充沟槽(33)。接着，在隔开器件的区域形成LOCOS氧化膜（11）。接着，在横向平面栅型MOSFET区域（22）的半导体衬底上形成第二栅极氧化膜(7b)。由此，能获得以下优点：即，能抑制步骤数量的增加，能使得输出级MOSFET的栅极阈值电压高于控制MOSFET的栅极阈值电压，不会降低LOCOS氧化膜（11）的厚度，且不会有异物残留在沟槽（33）中。
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