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公开(公告)号：CN105321990A
公开(公告)日：2016-02-10
申请号：CN201510185778.9
申请日：2015-04-20
Applicant: 富士电机株式会社
Inventor： 片仓英明
IPC: H01L29/06
Abstract: 本发明提供在确保器件耐压的同时能够谋求小型化的半导体装置。半导体装置具备：第一导电型的沟道形成区(2)；配置在沟道形成区的上部的一部分的第二导电型的第一主电极区(10j)；与第一主电极区分开配置在沟道形成区的上部，且供来自第一主电极区的载流子渡越的第二导电型的漂移区(3j)；配置在漂移区的上部的一部分，接受来自第一主电极区的载流子的第二导电型的第二主电极区(11j)；和与第一主电极区分开配置在漂移区的端部的浓度比漂移区高的第二导电型的截断区(4j(4aj、4bj))，其中，截断区抑制沟道形成区和漂移区所构成的pn结界面的耗尽层(20a)的扩展。
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公开(公告)号：CN105990334A
公开(公告)日：2016-10-05
申请号：CN201610079602.X
申请日：2016-02-04
Applicant: 富士电机株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/822
Abstract: 本发明提供防止保护元件发生破坏且能够精度良好地检测与保护元件形成在同一半导体基板的设备的初期不良的半导体装置及半导体装置的试验方法。保护元件(10)是在n‑型半导体基板的正面具备p‑型阳极区(2)，在背面具备成为阴极层的n+型半导体层(8)的二极管。在p‑型阳极区(2)的内部相互分离地选择性地设有p++型接触区(3)和n+型高浓度区(11)。p++型接触区(3)配置在p‑型阳极区(2)的中央部，n+型高浓度区配置成包围p++型接触区的周围的大致矩形环状。p++型接触区(3)与GND焊盘(7)电连接。n+型高浓度区在通常时被开放，在筛选试验时经由第二布线层(13)与电位比GND焊盘高的电位短路。
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公开(公告)号：CN105723505A
公开(公告)日：2016-06-29
申请号：CN201580002554.8
申请日：2015-04-15
Applicant: 富士电机株式会社
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/417 , H01L29/78
CPC classification number: H01L21/823885 , H01L21/265 , H01L21/26546 , H01L21/823807 , H01L21/82385 , H01L21/823871 , H01L27/0922 , H01L29/66575 , H01L29/7833
Abstract: 将输出段用的纵向型n沟道功率MOSFET(21)和用于控制纵向型n沟道功率MOSFET(21)的横向型p沟道MOSFET(22)设置于相同的半导体基板上。横向型p沟道MOSFET(22)具备自对准地形成于栅电极(17)的Psd(p+型源区(12)和p+型漏区(13))。在Psd的内部设置有p+型扩散区(14，15)。Psd通过p+型扩散区(14，15)部分成为高杂质浓度。p+型扩散区(14，15)与纵向型n沟道功率MOSFET(21)的p+型扩散区(8)同时通过离子注入而形成，且在p+型扩散区(14，15)，借由比以往宽度更窄的接触孔分别连接有金属电极层。如此，能够提高金属布线层和半导体部的接触性，并且能够实现微细化。
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公开(公告)号：CN115939122A
公开(公告)日：2023-04-07
申请号：CN202210782112.1
申请日：2022-06-30
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置，能够实现用于保护控制电路用元件免受外部浪涌的影响的保护元件的小面积化。具备：第一导电型的半导体基体(11、12)；高电位侧端子(102)，其与半导体基体(11、12)连接；横向的控制电路用元件(T1)，其设置于半导体基体(11、12)的上部；信号输入端子(101)，其与控制电路用元件(T1)的控制电极(32)连接；低电位侧端子(103)，其与控制电路用元件(T1)的主电极区(15)连接；输入侧二极管(D1)，其以正向连接于信号输入端子(101)与半导体基体(11、12)之间；以及纵向保护元件(D1)，其连接于半导体基体(11、12)与低电位侧端子(103)之间。
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公开(公告)号：CN106796917A
公开(公告)日：2017-05-31
申请号：CN201680002320.8
申请日：2016-03-15
Applicant: 富士电机株式会社
IPC: H01L21/822 , H01L21/336 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/06 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 在电路部中设置有在深度方向上贯穿衬底正面侧的p‑型基区(21)且包围MOSFET(20)周围的p+型扩散区(24)。在与电路部相同基板上的保护元件部中，在衬底正面侧的p‑型扩散区(31)的内部选择性地设置有p++型接触区(32)、n+型扩散区(33)和p+型扩散区(34)。p+型扩散区(34)在p‑型扩散区(31)的外周且在深度方向上贯穿p‑型扩散区(31)。n+型源区(22)、p+型扩散区(24)、p++型接触区(32)和n+型扩散区(33)连接到GND端子。基板背面连接到VCC端子。保护元件部的寄生双极型元件(T1)的回跳开始电压(snap‑back starting voltage)比电路部的寄生双极型元件(T2)的回跳开始电压低。据此，能够实现微型化、浪涌电阻的提高和成本的控制。
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Patent Agency Ranking
公开(公告)号：CN105321990B
公开(公告)日：2020-01-07
申请号：CN201510185778.9
申请日：2015-04-20
Applicant: 富士电机株式会社
Inventor： 片仓英明
IPC: H01L29/06
Abstract: 本发明提供在确保器件耐压的同时能够谋求小型化的半导体装置。半导体装置具备：第一导电型的沟道形成区(2)；配置在沟道形成区的上部的一部分的第二导电型的第一主电极区(10j)；与第一主电极区分开配置在沟道形成区的上部，且供来自第一主电极区的载流子渡越的第二导电型的漂移区(3j)；配置在漂移区的上部的一部分，接受来自第一主电极区的载流子的第二导电型的第二主电极区(11j)；和与第二主电极区分开配置在漂移区的端部的浓度比漂移区高的第二导电型的截断区(4j(4aj、4bj))，其中，截断区抑制沟道形成区和漂移区所构成的pn结界面的耗尽层(20a)的扩展。
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公开(公告)号：CN104221148B
公开(公告)日：2017-03-15
申请号：CN201380019403.4
申请日：2013-09-13
Applicant: 富士电机株式会社
IPC: H01L27/088
CPC classification number: H03K19/017509 , H01L27/0814 , H01L27/088 , H01L29/8615 , H02M7/003 , H02M7/537 , H02M7/5387
Abstract: 本发明提供了一种施加了负电压浪涌时，具有能够防止他相的高侧驱动电路的误动作的置位用和复位用这两个电平移位电路的半导体装置和使用该半导体装置的功率转换装置。3相单芯片栅极驱动器IC等半导体装置(100)中，通过在非相对面(11)、(12)配置构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)，能够减少因负电压浪涌流入他相的HVNMOS(28)的漏极(26)的电子流量。此外，将从对手侧的相对面(9)到构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)的漏极(26)的各自的距离(K1)和(K2)设置为150μm以上，能够防止未施加负浪涌的他相的高侧驱动电路的误动作。
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公开(公告)号：CN104221148A
公开(公告)日：2014-12-17
申请号：CN201380019403.4
申请日：2013-09-13
Applicant: 富士电机株式会社
IPC: H01L27/088
CPC classification number: H03K19/017509 , H01L27/0814 , H01L27/088 , H01L29/8615 , H02M7/003 , H02M7/537 , H02M7/5387
Abstract: 本发明提供了一种施加了负电压浪涌时，具有能够防止他相的高侧驱动电路的误动作的置位用和复位用这两个电平移位电路的半导体装置和使用该半导体装置的功率转换装置。3相单芯片栅极驱动器IC等半导体装置(100)中，通过在非相对面(11)、(12)配置构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)，能够减少因负电压浪涌流入他相的HVNMOS(28)的漏极(26)的电子流量。此外，将从对手侧的相对面(9)到构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)的漏极(26)的各自的距离(K1)和(K2)设置为150μm以上，能够防止未施加负浪涌的他相的高侧驱动电路的误动作。
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公开(公告)号：CN105990334B
公开(公告)日：2020-07-14
申请号：CN201610079602.X
申请日：2016-02-04
Applicant: 富士电机株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/822
Abstract: 本发明提供防止保护元件发生破坏且能够精度良好地检测与保护元件形成在同一半导体基板的设备的初期不良的半导体装置及半导体装置的试验方法。保护元件(10)是在n‑型半导体基板的正面具备p‑型阳极区(2)，在背面具备成为阴极层的n+型半导体层(8)的二极管。在p‑型阳极区(2)的内部相互分离地选择性地设有p++型接触区(3)和n+型高浓度区(11)。p++型接触区(3)配置在p‑型阳极区(2)的中央部，n+型高浓度区配置成包围p++型接触区的周围的大致矩形环状。p++型接触区(3)与GND焊盘(7)电连接。n+型高浓度区在通常时被开放，在筛选试验时经由第二布线层(13)与电位比GND焊盘高的电位短路。
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公开(公告)号：CN106796917B
公开(公告)日：2019-10-01
申请号：CN201680002320.8
申请日：2016-03-15
Applicant: 富士电机株式会社
IPC: H01L21/822 , H01L21/336 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/06 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 在电路部中设置有在深度方向上贯穿衬底正面侧的p‑型基区(21)且包围MOSFET(20)周围的p+型扩散区(24)。在与电路部相同基板上的保护元件部中，在衬底正面侧的p‑型扩散区(31)的内部选择性地设置有p++型接触区(32)、n+型扩散区(33)和p+型扩散区(34)。p+型扩散区(34)在p‑型扩散区(31)的外周且在深度方向上贯穿p‑型扩散区(31)。n+型源区(22)、p+型扩散区(24)、p++型接触区(32)和n+型扩散区(33)连接到GND端子。基板背面连接到VCC端子。保护元件部的寄生双极型元件(T1)的回跳开始电压(snap‑back starting voltage)比电路部的寄生双极型元件(T2)的回跳开始电压低。据此，能够实现微型化、浪涌电阻的提高和成本的控制。
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