公开(公告)号：CN104969342B

公开(公告)日：2019-03-01

申请号：CN201480006722.6

申请日：2014-02-28

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H01L21/8234 ,  H01L27/04 ,  H01L27/088 ,  H01L29/78

Abstract: 与水平式MOSFET(53)并联地配置水平式MOSFET(64)，将流过线性螺线管(56)的反馈电流IL的一部分作为电流(203)流过水平式MOSFET(64)，从而能减小流过寄生晶体管(63)的电流(201、202)，能抑制水平式MOSFET中内置的寄生晶体管(63)中流过的电流。通过使得流过寄生晶体管(63)的电流(201、202)减小，从而能防止构成同步整流电路的半导体装置(100)发生误动作及损坏。

公开(公告)号：CN112956025B

公开(公告)日：2024-06-28

申请号：CN202080005944.1

申请日：2020-03-27

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H01L27/088 ,  H01L21/329 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/866

Abstract: 半导体集成电路具备：第一导电型的半导体基体(1、2)；下表面电极(29)，其设置于半导体基体(1、2)的下表面，被施加第一电位；第二导电型的第一阱(8)，其设置于半导体基体(1、2)的上表面侧，被施加比第一电位低的第二电位；第一导电型的n阱(9)，其设置于p阱(8)内；以及边缘构造(201)，其设置于阱(8)，向n阱(9)提供比第二电位高的第三电位。

公开(公告)号：CN104113323B

公开(公告)日：2019-05-10

申请号：CN201410151818.3

申请日：2014-04-16

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H03K19/0944

Abstract: 本发明提供一种包括具有熔丝电阻的微调电路的低成本且小型的半导体装置。本发明的半导体装置，通过由MOSFET（11）、保护电路（17）以及熔丝电阻（3）构成微调电路（100），能够通过熔丝电阻（3）的熔断使其从开路状态变为短路状态。另外，通过以双层结构形成构成微调电路（100）的保护电路（17）以及熔丝电阻（3），可以使微调电路（100）小型化，从而可以得到具有占有面积较小的微调电路（100）的低成本且小型的半导体装置（300）。

公开(公告)号：CN105990334A

公开(公告)日：2016-10-05

申请号：CN201610079602.X

申请日：2016-02-04

Applicant: 富士电机株式会社

Inventor： 片仓英明 ,  丰田善昭

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/822

Abstract: 本发明提供防止保护元件发生破坏且能够精度良好地检测与保护元件形成在同一半导体基板的设备的初期不良的半导体装置及半导体装置的试验方法。保护元件(10)是在n‑型半导体基板的正面具备p‑型阳极区(2)，在背面具备成为阴极层的n+型半导体层(8)的二极管。在p‑型阳极区(2)的内部相互分离地选择性地设有p++型接触区(3)和n+型高浓度区(11)。p++型接触区(3)配置在p‑型阳极区(2)的中央部，n+型高浓度区配置成包围p++型接触区的周围的大致矩形环状。p++型接触区(3)与GND焊盘(7)电连接。n+型高浓度区在通常时被开放，在筛选试验时经由第二布线层(13)与电位比GND焊盘高的电位短路。

公开(公告)号：CN105723505A

公开(公告)日：2016-06-29

申请号：CN201580002554.8

申请日：2015-04-15

Applicant: 富士电机株式会社

Inventor： 丰田善昭 ,  片仓英明 ,  大江崇智

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L29/417 ,  H01L29/78

CPC classification number: H01L21/823885 ,  H01L21/265 ,  H01L21/26546 ,  H01L21/823807 ,  H01L21/82385 ,  H01L21/823871 ,  H01L27/0922 ,  H01L29/66575 ,  H01L29/7833

Abstract: 将输出段用的纵向型n沟道功率MOSFET(21)和用于控制纵向型n沟道功率MOSFET(21)的横向型p沟道MOSFET(22)设置于相同的半导体基板上。横向型p沟道MOSFET(22)具备自对准地形成于栅电极(17)的Psd(p+型源区(12)和p+型漏区(13))。在Psd的内部设置有p+型扩散区(14，15)。Psd通过p+型扩散区(14，15)部分成为高杂质浓度。p+型扩散区(14，15)与纵向型n沟道功率MOSFET(21)的p+型扩散区(8)同时通过离子注入而形成，且在p+型扩散区(14，15)，借由比以往宽度更窄的接触孔分别连接有金属电极层。如此，能够提高金属布线层和半导体部的接触性，并且能够实现微细化。

公开(公告)号：CN111584429B

公开(公告)日：2025-04-25

申请号：CN201911261456.2

申请日：2019-12-10

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H10D84/03

Abstract: 本发明提供一种半导体集成电路的制造方法。该半导体集成电路的制造方法包括以下工序：在n‑型的半导体层(12)的上部的一部分改变注入位置地多级注入p型杂质离子，形成第一离子注入区；在上部的其它的一部分改变注入位置地多级注入p型杂质离子，形成第二离子注入区；使第一离子注入区的杂质离子活化来形成第二导电型的阱区(22、23)，同时使第二离子注入区的杂质离子活化来形成p型的体区(13)；在阱区(22)的上部形成具有n+型的第一端子区和第二端子区(25a、25b)的控制元件(201)；以及在体区(13)的上部形成具有n+型的输出端子区(15a、15b)且由控制元件(201)来控制的输出级元件(101)。

公开(公告)号：CN115939122A

公开(公告)日：2023-04-07

申请号：CN202210782112.1

申请日：2022-06-30

Applicant: 富士电机株式会社

Inventor： 丰田善昭 ,  片仓英明

IPC: H01L27/02 ,  H01L23/60

Abstract: 本发明提供一种半导体装置，能够实现用于保护控制电路用元件免受外部浪涌的影响的保护元件的小面积化。具备：第一导电型的半导体基体(11、12)；高电位侧端子(102)，其与半导体基体(11、12)连接；横向的控制电路用元件(T1)，其设置于半导体基体(11、12)的上部；信号输入端子(101)，其与控制电路用元件(T1)的控制电极(32)连接；低电位侧端子(103)，其与控制电路用元件(T1)的主电极区(15)连接；输入侧二极管(D1)，其以正向连接于信号输入端子(101)与半导体基体(11、12)之间；以及纵向保护元件(D1)，其连接于半导体基体(11、12)与低电位侧端子(103)之间。

公开(公告)号：CN113948496A

公开(公告)日：2022-01-18

申请号：CN202110597885.8

申请日：2021-05-31

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H01L23/544 ,  H01L27/088 ,  H01L29/78 ,  H01L29/423

Abstract: 本发明提供一种半导体装置，在将输出级元件以及用于检测流过输出级元件的主电流的检测用元件集成到同一半导体芯片的情况下，能够缩小芯片面积。输出级元件和检测用元件具备：沟道形成区，其设置于漂移区的上部；主电极区，其设置于沟道形成区的上部；以及栅极电极，其隔着栅极绝缘膜被填埋到与主电极区、沟道形成区以及漂移区相接的第一沟槽，其中，在平面图案上，多条输出级元件和检测用元件共用的第一沟槽延伸，与第一沟槽正交且相互平行地延伸的多条第二沟槽将检测用元件夹在中间，由此将输出级元件的沟道形成区与检测用元件的沟道形成区分离。

公开(公告)号：CN106796917A

公开(公告)日：2017-05-31

申请号：CN201680002320.8

申请日：2016-03-15

Applicant: 富士电机株式会社

Inventor： 丰田善昭 ,  片仓英明

IPC: H01L21/822 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L27/092 ,  H01L29/06 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在电路部中设置有在深度方向上贯穿衬底正面侧的p‑型基区(21)且包围MOSFET(20)周围的p+型扩散区(24)。在与电路部相同基板上的保护元件部中，在衬底正面侧的p‑型扩散区(31)的内部选择性地设置有p++型接触区(32)、n+型扩散区(33)和p+型扩散区(34)。p+型扩散区(34)在p‑型扩散区(31)的外周且在深度方向上贯穿p‑型扩散区(31)。n+型源区(22)、p+型扩散区(24)、p++型接触区(32)和n+型扩散区(33)连接到GND端子。基板背面连接到VCC端子。保护元件部的寄生双极型元件(T1)的回跳开始电压(snap‑back starting voltage)比电路部的寄生双极型元件(T2)的回跳开始电压低。据此，能够实现微型化、浪涌电阻的提高和成本的控制。

公开(公告)号：CN103329268A

公开(公告)日：2013-09-25

申请号：CN201280005804.X

申请日：2012-03-15

Applicant: 富士电机株式会社

Inventor： 丰田善昭

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823487 ,  H01L27/088 ,  H01L29/0615 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4236 ,  H01L29/66666 ,  H01L29/7397 ,  H01L29/7803 ,  H01L29/7811 ,  H01L29/7827

Abstract: 一种半导体器件包括垂直沟槽栅极MOSFET(30)和用于控制的横向n沟道MOSFET元件部分(22)，该用于控制的横向n沟道MOSFET元件部分包括p-阱扩散区(4a)，以及围绕垂直沟槽栅极MOSFET(30)和用于控制的横向n沟道MOSFET元件部分(22)的结边缘终止区(23)。结边缘终止区(23)包括LOCOS氧化层(llc)，设置在端部处且与沟槽形成接触的p型维持区(50)，以及与p型维持区(50)形成接触的p-扩散区(4b)。p-扩散区(4b)比p型基极区(5)深，并且具有低浓度。p型维持区(50)比p-扩散区(4b)窄，并且具有高浓度。p-扩散区(4a)比p型基极区(5)和p型维持区(50)深，并且具有低浓度。结边缘终止区(23)和p-阱扩散区(4a)的击穿电压比MOSFET元件部分(30)的击穿电压高。