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公开(公告)号：CN101553924A
公开(公告)日：2009-10-07
申请号：CN200780045357.X
申请日：2007-11-05
Applicant: 夏普株式会社
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/003 , G11C2213/15 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/72 , G11C2213/76 , G11C2213/77 , G11C2213/79 , H01L27/2409 , H01L27/2463 , H01L27/2481 , H01L45/04 , H01L45/1233 , H01L45/145 , H01L45/146 , H01L45/1633
Abstract: 提供一种非易失性半导体存储器件，该非易失性半导体存储器件通过使施加时间无差异地施加正负极性任意的电压，能够对可变电阻元件进行稳定的高速转换动作。该非易失性半导体存储器件包括：2端子结构的可变电阻元件，其通过在两端施加满足规定条件的电压，由该两端的电流电压特性限定的电阻特性可在稳定地取得的低电阻状态和高电阻状态这2个电阻特性之间转移，该可变电阻元件具有当施加绝对值为第一阈值电压以上的第一极性电压时、从低电阻状态转移到高电阻状态，当施加绝对值为第二阈值电压以上的第二极性的电压时、从高电阻状态转移到低电阻状态的特性；串联连接到可变电阻元件的可调整负载电阻的负载电路；和可在串联电路的两端施加电压的电压产生电路；其中，在该非易失性半导体存储器件中，通过调整负载电路的电阻就能在可变电阻元件的状态之间转移。
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公开(公告)号：CN1776912A
公开(公告)日：2006-05-24
申请号：CN200510125483.9
申请日：2005-11-17
Applicant: 夏普株式会社
IPC: H01L27/10 , H01L21/822
CPC classification number: G11C13/0007 , G11C2213/31 , G11C2213/77 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/147 , H01L45/1625
Abstract: 交叉点结构的半导体存储装置具备在同一方向上延伸的多个上部电极(2)和在与上述上部电极(2)的延伸方向正交的方向上延伸的多个下部电极(1)，在上述上部电极(2)与上述下部电极(1)之间的层上形成用于存放数据的存储材料体，上述存储材料体由钙钛矿材料构成，并且以沿上述上部电极(2)延伸的方式形成于上述上部电极(2)各自的上述下部电极(1)一侧。
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公开(公告)号：CN109257535A
公开(公告)日：2019-01-22
申请号：CN201810726157.0
申请日：2018-07-04
Applicant: 夏普株式会社
CPC classification number: G06K9/00617 , G02B5/3025 , G06F1/1605 , G06F21/32 , G06K9/00604 , G06K9/2036 , H04N5/2252 , H04N5/2254 , H04N5/23219
Abstract: 便携式信息终端(1A)包括：出射光偏振滤光片(4a)，其具有第一方向的透射轴；红外光源(4c)，其通过该滤光片射出近红外光；受光偏振滤光片(5a)，其具有第二方向的透射轴；以及拍摄部(5c)，其通过该滤光片接收来自物体的反射光，第二方向相对于第一方向的角度被规定为使得受光偏振滤光片(5a)遮挡反射光中的具有偏振性的光的至少一部分。
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公开(公告)号：CN102800360B
公开(公告)日：2015-05-06
申请号：CN201210163500.8
申请日：2012-05-24
Applicant: 夏普株式会社
CPC classification number: G11C13/0069 , G11C11/16 , G11C13/0007 , G11C2013/0083 , G11C2013/009 , G11C2013/0092 , G11C2213/32 , H01L27/2436 , H01L45/08 , H01L45/1226 , H01L45/1266 , H01L45/146
Abstract: 本发明涉及可变电阻元件的成型处理方法和非易失性半导体存储装置。提供了一种能在与脉冲成型相同程度的短时间内将切换动作时的重写电流抑制为DC成型中所达到的重写电流程度的可变电阻元件的成型处理方法。向可变电阻元件施加电压脉冲使处于刚制造之后的初始高电阻状态的可变电阻元件向能进行切换动作的可变电阻状态变化的成型处理包含以下步骤而形成：第一步骤，在可变电阻元件的两电极间施加电压振幅比可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及第二步骤，在第一步骤之后，在可变电阻元件的两电极间施加与该第一脉冲相同极性且电压振幅在阈值电压以上的第二脉冲。
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公开(公告)号：CN102420014B
公开(公告)日：2014-12-17
申请号：CN201110285501.5
申请日：2011-09-23
Applicant: 夏普株式会社
CPC classification number: G11C13/0007 , G11C13/0064 , G11C13/0069 , G11C2213/32 , G11C2213/79
Abstract: 所提供的是一种半导体存储设备，其能在随机存取编程动作中以期望的可控性稳定地编程到期望的电阻状态，并且配备有可变电阻元件。不管作为写动作(擦除动作和编程动作)的目标的存储单元的可变电阻元件的电阻状态如何，施加用于将所述可变电阻元件的所述电阻状态恢复到具有最小电阻值的被擦除状态的擦除电压脉冲。此后，用于将所述可变电阻元件的所述电阻状态恢复到期望的被编程状态的编程电压脉冲被施加到所述编程动作目标存储单元的所述可变电阻元件。通过在已经施加了所述擦除电压脉冲之后一直施加所述编程电压脉冲，能够避免被顺序地施加的多个编程电压脉冲。
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Patent Agency Ranking
公开(公告)号：CN102446548B
公开(公告)日：2014-10-22
申请号：CN201110292340.2
申请日：2011-09-30
Applicant: 夏普株式会社
CPC classification number: G11C11/5685 , G11C13/0007 , G11C2013/0071 , G11C2013/0073 , G11C2013/0083 , G11C2213/79
Abstract: 非易失性半导体存储器设备。非易失性半导体存储器设备包括用于存储用户数据的存储器单元阵列，其通过布置存储器单元提供，每个存储器单元具有可变电阻元件，该可变电阻元件具有第一电极2、第二电极3以及夹置在第一电极和第二电极之间由金属氧化物制成的可变电阻器4。第一和第二电极分别由与该可变电阻器4形成欧姆结的导电材料和与该可变电阻器4形成非欧姆结的导电材料形成。可变电阻器通过在电极之间施加电压在两个或更多不同电阻状态之间变化。变化之后的电阻状态以非易失性方式维持。在存储器单元阵列用于存储用户数据之前的未使用状态，存储器单元阵列中的所有存储器单元的可变电阻元件被设置为两个或更多不同电阻状态的最高电阻状态。
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公开(公告)号：CN102347445B
公开(公告)日：2014-11-05
申请号：CN201110215067.3
申请日：2011-07-29
Applicant: 夏普株式会社
IPC: H01L45/00
CPC classification number: H01L45/04 , H01L27/2436 , H01L45/1233 , H01L45/146
Abstract: 本发明实现一种可变电阻元件和具有该可变电阻元件的非易失性半导体存储装置，该可变电阻元件通过抑制伴随成形处理完成的急剧电流，从而降低特性偏差，稳定地进行切换动作。一种非易失性半导体存储装置，将在第一电极(12a)与第2电极(14)之间夹持电阻变化层(13)而成的可变电阻元件(2)用于信息存储中，可变电阻元件(2)在形成切换界面的第一电极(12a)与电阻变化层(13)之间被插入缓冲层(12b)而成。以如下方式选择缓冲层(12b)和电阻变化层(13)的材料，即:缓冲层(12b)与电阻变化层(13)均包含n型金属氧化物而构成，构成缓冲层(12b)的n型金属氧化物的导带底的能量比构成电阻变化层(13)的n型金属氧化物的导带底的能量低。
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公开(公告)号：CN102339636B
公开(公告)日：2014-04-30
申请号：CN201110198320.9
申请日：2011-07-15
Applicant: 夏普株式会社
CPC classification number: G11C13/0007 , G11C7/1048 , G11C7/12 , G11C13/0004 , G11C13/0026 , G11C13/0038 , G11C13/0069 , G11C2013/0071 , G11C2213/79 , G11C2213/82
Abstract: 本发明涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。
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公开(公告)号：CN102800360A
公开(公告)日：2012-11-28
申请号：CN201210163500.8
申请日：2012-05-24
Applicant: 夏普株式会社
CPC classification number: G11C13/0069 , G11C11/16 , G11C13/0007 , G11C2013/0083 , G11C2013/009 , G11C2013/0092 , G11C2213/32 , H01L27/2436 , H01L45/08 , H01L45/1226 , H01L45/1266 , H01L45/146
Abstract: 本发明涉及可变电阻元件的成型处理方法和非易失性半导体存储装置。提供了一种能在与脉冲成型相同程度的短时间内将切换动作时的重写电流抑制为DC成型中所达到的重写电流程度的可变电阻元件的成型处理方法。向可变电阻元件施加电压脉冲使处于刚制造之后的初始高电阻状态的可变电阻元件向能进行切换动作的可变电阻状态变化的成型处理包含以下步骤而形成：第一步骤，在可变电阻元件的两电极间施加电压振幅比可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及第二步骤，在第一步骤之后，在可变电阻元件的两电极间施加与该第一脉冲相同极性且电压振幅在阈值电压以上的第二脉冲。
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