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公开(公告)号：CN100585728C
公开(公告)日：2010-01-27
申请号：CN200510027622.4
申请日：2005-07-07
Abstract: 本发明属大规模数字集成电路技术领域，具体为一种相变存储单元阵列写电流的字线电压补偿方法。其中包括步进字线电压补偿和反馈式字线电压补偿两种方式，该方法是利用字线电压对存储单元内选通开关的输出电阻进行调制，使得不同行的选通开关具有不同的等效输出电阻，补偿相应的位线分布电阻，从而提高不同单元写电流的均匀性。
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公开(公告)号：CN101106151A
公开(公告)日：2008-01-16
申请号：CN200710042326.0
申请日：2007-06-21
IPC: H01L27/24 , H01L23/528 , H01L21/84 , H01L21/768 , G11C11/56
Abstract: 本发明属微电子技术领域，具体为一种基于二极管单元选通的相变存储器及其制造方法。相变存储器件中包括：具有半导体薄膜特性的字线、一个或多个金属电极、具有半导体薄膜特性的相变材料、具有半导体薄膜特性的位线。以所述字线或位线与相变薄膜材料形成的异质结二极管，或所述字线或位线与金属电极形成的肖特基二极管，作为1D/1R结构存储器的选通功能单元。本发明的相变存储器结构管理、制造方法简单，并不依赖与衬底硅层，可实现多层相变存储器阵列堆叠，从而大大提高其存储密度。
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公开(公告)号：CN1901217A
公开(公告)日：2007-01-24
申请号：CN200610029177.X
申请日：2006-07-20
Abstract: 本发明属微电子技术领域，具体为一种相变存储器件中新的沟槽结构存储单元。该结构的基本特征是：相变材料分布于沟槽侧壁，不同存储单元共用沟槽底部的下电极和与选通管连通的同一个选通管。它利用相变材料自身的厚度来控制接触面积，在一个方向上突破光刻条件的限制达到纳米尺度。本发明的存储器结构可降低操作电流，并可在不占用额外硅片面积的情况下提高存储密度，降低生产成本。
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公开(公告)号：CN1725369A
公开(公告)日：2006-01-25
申请号：CN200510026409.1
申请日：2005-06-02
Abstract: 本发明属于半导体存储器技术领域，具体为存储器中实现多态存储的一种独特的存储方式及其相关电路。这种独特的多态存储方式，基于一种特定的元器件。该器件具有编写为多种电阻值(或电荷值等)的能力，例如：相变存储器中的相变电阻，以及铁电存储器中的金属—铁电—绝缘体—半导体结构等。而实现这种存储方式时，存储器使用的单元电路也具有特定的结构要求。在这种结构下实现的独特多态存储方式，兼有抗干扰能力强和存储密度高的优点。
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公开(公告)号：CN100550409C
公开(公告)日：2009-10-14
申请号：CN200710042326.0
申请日：2007-06-21
IPC: H01L27/24 , H01L23/528 , H01L21/84 , H01L21/768 , G11C11/56
Abstract: 本发明属微电子技术领域，具体为一种基于二极管单元选通的相变存储器及其制造方法。相变存储器件中包括：具有半导体薄膜特性的字线、一个或多个金属电极、具有半导体薄膜特性的相变材料、具有半导体薄膜特性的位线。以所述字线或位线与相变薄膜材料形成的异质结二极管，或所述字线或位线与金属电极形成的肖特基二极管，作为1D/1R结构存储器的选通功能单元。本发明的相变存储器结构管理、制造方法简单，并不依赖与衬底硅层，可实现多层相变存储器阵列堆叠，从而大大提高其存储密度。
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Patent Agency Ranking
公开(公告)号：CN100373582C
公开(公告)日：2008-03-05
申请号：CN200510028246.0
申请日：2005-07-28
Abstract: 本发明属于微电子技术领域，具体为一种能够减小写操作电流的纳米相变存储器单元的制备方法。它以自组织或控制工艺流程形成多孔介质，并以此为基础构建纳米相变存储器单元，达到热限制、电限制，同时减小电极接触面积的目的。利用本发明制备的相变存储器，写操作电流小，热量利用率高，功耗小，响应速度快，可提高器件性能。
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公开(公告)号：CN1734674A
公开(公告)日：2006-02-15
申请号：CN200510026502.2
申请日：2005-06-06
Abstract: 本发明属大规模数字集成电路技术领域，具体为一种利用对称位线补偿相变存储单元阵列写电流不均匀性的方法。该方法利用一根与原位线相同的连接线，按比例模拟位线的电阻分布，进而对称地补偿原位线分布电阻引起的电压降，以提高写电流的均匀性，同时用分段对称位线补偿方法进一步提高写电流的均匀性，并通过存储单元阵列中相邻列的驱动位线和补偿位线共享以减少存储单元阵列面积。本发明方法没有增加外围电路的规模和复杂性，但获得了远优于位线电流调整方法的补偿效果。
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公开(公告)号：CN118194939A
公开(公告)日：2024-06-14
申请号：CN202211608446.3
申请日：2022-12-14
Applicant: 复旦大学
Abstract: 本发明涉及近存计算、深度学习数据压缩技术领域，具体涉及一种实现负载均衡的稀疏神经网络近存推理加速器的方法。本方法包括：根据未压缩权重数据在基于动态随机存储器的近存加速器中数据存储的排布方式，将存储在同一个计算单元配置的存储模块中的数据作为权重稀疏训练设置的剪枝区域范围；根据数据存储排布方式设置的剪枝区域对权重进行稀疏训练，训练周期后将每个剪枝区域中低于特定阈值的数据修剪为零值，实现每个剪枝区域的权重数据稀疏程度相同；将训练的稀疏权重数据映射到配置的存储模块中，再将输入激活值广播到计算单元中，实现稀疏神经网络近存推理加速器计算单元间的负载均衡。本方法能解决片上加速器存储的延迟和带宽问题，实现稀疏网络在多个并行近存计算单元中的负载均衡调度，提高稀疏神经网络近存推理加速器的性能。
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公开(公告)号：CN105047225B
公开(公告)日：2018-10-16
申请号：CN201510410979.4
申请日：2015-07-14
Applicant: 复旦大学
Abstract: 本发明属于半导体存储器技术领域，具体为一种可防止改写的非挥发存储器的写保护电路。本发明的写保护电路结构包括：双单元构建的存储位，数据控制逻辑模块，用于根据待写入数据决定开启双单元的左单元还是右单元的写通路；受同一个列选择信号控制的2个列选择晶体管，栅极分别受写控制信号控制的2个写通路控制晶体管，栅极均受预读控制信号控制的2个预读控制晶体管，电流源，比较器，锁存器，写驱动电路，写控制信号产生电路，其输入是写使能信号，其输出一是预读控制信号和写控制信号。本发明还提出针对写保护电路结构的写操作流程。本发明针对基于双存储单元构建存储位的一次编程存储器，可防止恶意或无意的改写破坏，为敏感数据提供了高安全的存储方案。
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公开(公告)号：CN105023615B
公开(公告)日：2018-10-16
申请号：CN201510418611.2
申请日：2015-07-16
Applicant: 复旦大学
IPC: G11C16/26
Abstract: 本发明属于半导体存储器技术领域，具体为一种可抗旁路攻击的非挥发存储器的读电路结构。该结构包括存储单元，第一参考单元，第二参考单元，电压差放大电路，灵敏放大器，电流源，列选择晶体管，两个参考单元列选择晶体管，两个读使能控制的晶体管，两个传输门；其中存储单元处于导通态或者非导通态，分别表示存储1或者0数据，参考单元跟存储单元有相同结构，分别预先编程为非导通态和导通态；该结构中，读取过程中能同时开启一路互补的参考单元列，以平衡其读功耗曲线，因而可以防止功耗分析的旁路攻击。本发明另一种电路结构是在上述结构基础上，采用处于中间状态的参考单元来进行读操作，将参考单元作为冗余单元用于平衡读功耗，可以进一步平衡读0和读1的功耗曲线，有利于抗功耗分析类的旁路攻击。
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