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公开(公告)号：CN103500583A
公开(公告)日：2014-01-08
申请号：CN201310410505.0
申请日：2013-09-11
Applicant: 复旦大学
IPC: G11C7/18
Abstract: 本发明属于集成电路存储单元技术领域，具体为一种适用于低电压寄存器堆的写加强的抗读位线漏电存储单元。该存储单元包括：插入两个写打断晶体管的交叉耦合的两个反相器，两个写晶体管，由四个晶体管组成的新型的抗位线漏电的读端口。当进行写操作时，关断插入的两个写打断晶体管，两个反相器之间的反馈打断，使得写操作更加容易，从而增强了低电压下的写能力；当进行读操作时，开启插入的两个NMOS晶体管，保持两个反相器之间的反馈，只要读字线RWL为低电平，则读位线到地之间始终有两个关断的NMOS晶体管，这大大减小了读位线上的漏电，增强了低电压下读操作的稳定性。
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公开(公告)号：CN117877544A
公开(公告)日：2024-04-12
申请号：CN202410071119.1
申请日：2024-01-17
Applicant: 复旦大学
IPC: G11C7/06
Abstract: 本发明属于集成电路设计技术领域，具体为一种抗单粒子效应的灵敏电压放大器。本发明灵敏电压放大器包括：一个4节点的放大锁存结构，4电压输入的下拉网络；放大锁存结构采用DICE形式的互联方式；锁存结构的下拉管的源端接输入管的漏极；输入管的源端都连接到下拉使能控制管；4电压输入的下拉网络由4个电压输入管的源极串联一个大的下拉管组成；4个锁存节点分别接预充电晶体管；其存储单元也有相应的两对输出；以输入电压中最大和最小的两个电压为基准输入，通过内部反馈作用，将基准电压差放大。本发明可以使选中的单元在受到同一位线其他单元产生的读写串扰的情况下进行正确读出；在锁存时，电压放大器的锁存结构能够抗单节点翻转。
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公开(公告)号：CN112838857B
公开(公告)日：2022-07-22
申请号：CN202110106552.0
申请日：2021-01-27
Applicant: 复旦大学
IPC: H03K19/20
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种应用于组合逻辑电路的软错误加固方法。本发明包括4个过程：读取，标记，分组和加固；读取过程提取电路的组成元素和元素间的连接关系；标记过程对待加固逻辑门进行分类标记，待加固逻辑门的数量和位置可以根据设计要求任意地选取；分组过程通过求解待加固逻辑门构成的有向图的所有最大连通子图的方法获得具体的分组方案；加固过程对原电路进行分组三模冗余加固并输出加固后电路。本发明的优点：一方面是基于三模冗余对组合电路进行加固，能提供较高的可靠性保障；另一方面，能提供灵活且高效的加固方案，相较于传统三模冗余加固方案，能适应更加多样化的电路设计要求。
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公开(公告)号：CN109286378B
公开(公告)日：2022-04-12
申请号：CN201811118121.0
申请日：2018-09-26
Applicant: 复旦大学
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种具有自适应失调调节功能的斩波电路。本发明斩波电路由输入端调制模块、运算放大器、输出端解调模块、失调检测模块和延迟控制模块电路连接构成；控制斩波的时钟在调制模块以及解调模块之间有一个延迟，这个延迟能有效的减小斩波电路自己产生的等效本征失调，而延迟电路产生的延迟的大小则通过一个检测噪声的模块来控制，从而达到自适应减小噪声的目的。
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Patent Agency Ranking
公开(公告)号：CN107301033B
公开(公告)日：2021-09-17
申请号：CN201710444751.6
申请日：2017-06-13
Applicant: 复旦大学
IPC: G06F7/58
Abstract: 本发明属于信息安全和真随机数发生器技术领域，具体为一种真随机数发生器最大熵速率的测试方法。本发明公开的真随机数发生器最大熵速率的测试方法，包括：参数选取、数据采集、分块计算和分析拟合四个步骤。本发明利用随机数据流分块后计算得到的平均熵速率随着数据块长度的减小和数据率的提高而发生饱和的特性，对饱和熵速率与数据块长度关系曲线进行线性拟合，拟合直线当数据块长度为1时对应的函数值即为最大熵速率。本发明能够有效解决真随机数发生器的测试中最大熵速率无法唯一确定的问题。
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公开(公告)号：CN112634956A
公开(公告)日：2021-04-09
申请号：CN202110106525.3
申请日：2021-01-27
Applicant: 复旦大学
IPC: G11C11/41
Abstract: 本发明属于集成电路技术领域，具体为一种抗多节点翻转的SRAM存储单元。本发明SRAM存储单元，由两个p‑MOS堆叠结构，两个n‑MOS堆叠结构，两个p‑MOS，两个n‑MOS和两个选通管组成。该存储单元利用堆叠结构形成非敏感冗余存储节点，当其他敏感节点因单粒子效应产生逻辑翻转的时候，非敏感冗余节点不会发生存储信息翻转，从而保证单元存储信息不变。本发明结构简单，能够有效地阻止多节点翻转引发单元存储状态翻转，可以有效应用于辐射环境中的片上系统。
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公开(公告)号：CN108880519B
公开(公告)日：2020-07-03
申请号：CN201810697507.5
申请日：2018-06-29
Applicant: 复旦大学
IPC: H03K17/28
Abstract: 本发明属于集成电路的延时器技术领域，具体为一种压控电容型非对称延时器。本发明的延时器包括两个级联的相位控制器和一个压控电容。本发明利用压控电容的变容特性，在以其为负载的节点上，数字信号的上升沿和下降沿由于所驱动的等效负载电容不同，因而具有不同的有效上升时间和有效下降时间，从而使延时器对数字信号跳变沿具有非对称的延时传输特性。本发明为电容调节型延时器提供了减小延时调节粒度的一种新途径，易于实现跳变延时的线性和细粒度调节。
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公开(公告)号：CN108880532B
公开(公告)日：2020-05-26
申请号：CN201810658322.3
申请日：2018-06-25
Applicant: 复旦大学
Abstract: 本发明属于集成电路的分频器技术领域，具体为一种基于特征状态反馈的整数和半整数分频器。本发明的分频器包括时钟相位反转器、N位二进制计数器、输出时钟选择器和反馈控制器；反馈控制器包括电平型特征状态译码器、触发型特征状态译码器、电平型反转器和触发型反转器。本发明通过由分频系数确定的特征状态进行反馈，对输入时钟进行相位处理，使二进制计数器在待分频时钟指定的边沿触发，并选择与分频系数对应的计数位输出作为分频时钟。本发明仅需对二进制计数器的接口信号进行处理而无需改变其内部结构，具有设计简单和通用性强的优点，它不仅能够实现完备的整数和半整数分频，而且还能够以0.5个输入时钟周期为精度调节分频时钟的占空比。
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公开(公告)号：CN108880519A
公开(公告)日：2018-11-23
申请号：CN201810697507.5
申请日：2018-06-29
Applicant: 复旦大学
IPC: H03K17/28
Abstract: 本发明属于集成电路的延时器技术领域，具体为一种压控电容型非对称延时器。本发明的延时器包括两个级联的相位控制器和一个压控电容。本发明利用压控电容的变容特性，在以其为负载的节点上，数字信号的上升沿和下降沿由于所驱动的等效负载电容不同，因而具有不同的有效上升时间和有效下降时间，从而使延时器对数字信号跳变沿具有非对称的延时传输特性。本发明为电容调节型延时器提供了减小延时调节粒度的一种新途径，易于实现跳变延时的线性和细粒度调节。
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