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公开(公告)号：CN115332170A
公开(公告)日：2022-11-11
申请号：CN202210670314.7
申请日：2022-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/3115 , H01L27/088
Abstract: 一种集成电路的制造方法，包括：形成I/O全绕式栅极晶体管及核心全绕式栅极晶体管。方法通过将金属原子扩散到I/O全绕式栅极晶体管的界面介电层中，对I/O全绕式栅极晶体管的界面介电层进行再成长制程。再成长制程不会将金属原子扩散到核心全绕式栅极晶体管的界面栅极介电层中。
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公开(公告)号：CN114864678A
公开(公告)日：2022-08-05
申请号：CN202210207987.9
申请日：2022-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/06 , H01L29/78 , H01L21/336 , H01L21/8234
Abstract: 本公开提供一种半导体元件结构。半导体元件结构包括一或多个第一半导体层以及双极层，围绕第一半导体层的每一个，其中双极层包括锗。半导体元件结构也包括盖层，围绕并接触双极层，其中盖层包括硅以及一或多个第二半导体层，设置邻近第一半导体层。半导体元件结构还包括栅极电极层，围绕第一半导体层的每一个和第二半导体层的每一个。
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公开(公告)号：CN113889437A
公开(公告)日：2022-01-04
申请号：CN202110504442.X
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种方法包括：在衬底上方提供半导体沟道层；形成环绕半导体沟道层的第一偶极层；形成环绕第一偶极层的界面介电层；形成环绕界面介电层的高k介电层；形成环绕高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从第二偶极层驱入高k介电层中；去除第二偶极层；以及形成环绕高k介电层的功函数金属层。本申请的实施例提供了半导体器件制造方法及其结构。
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公开(公告)号：CN113421854A
公开(公告)日：2021-09-21
申请号：CN202110382768.X
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/28
Abstract: 一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一和第二通道层在基板上，以及第一和第二栅极介电层分别在第一和第二通道层上；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有第一偶极材料，第一偶极材料具有第一导电型；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有第二偶极材料，第二偶极材料具有与第一导电型相反的第二导电型；以及退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中。
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公开(公告)号：CN113314523A
公开(公告)日：2021-08-27
申请号：CN202011412478.7
申请日：2020-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本申请的实施例提供了具有第一全环栅(GAA)晶体管、第二GAA晶体管和第三GAA晶体管的半导体。第一(GAA)晶体管包括多个第一沟道构件、位于多个第一沟道构件上方的栅极介电层、位于栅极介电层上方的第一功函数层以及位于第一功函数层上方的胶层。第二GAA晶体管包括多个第二沟道构件、位于多个第二沟道构件上方的界面层、位于界面层上方的栅极介电层、位于栅极介电层上方并与栅极介电层接触的第二功函数层、位于第二功函数层上方并与第二功函数层接触的第一功函数层以及位于第一功函数层上方的胶层。第三GAA晶体管包括多个第三沟道构件、位于多个第三沟道构件上方的栅极介电层以及位于栅极介电层上方的胶层。根据本申请的其他实施例，还提供了制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113113361A
公开(公告)日：2021-07-13
申请号：CN202011361369.7
申请日：2020-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 方法包括：在p型区域和n型区域中分别提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层周围形成栅极介电层；以及在栅极介电层周围形成牺牲层。牺牲层在第一沟道层之间的间隔和第二沟道层之间的间隔中合并。方法还包括：蚀刻牺牲层，从而使得仅牺牲层的位于第一沟道层之间的间隔和第二沟道层之间的间隔中的部分保留；形成覆盖p型区域并且暴露n型区域的掩模；从n型区域去除牺牲层；去除掩模；以及在n型区域中的栅极介电层周围和p型区域中的栅极介电层和牺牲层上方形成n型功函金属层。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN104465756A
公开(公告)日：2015-03-25
申请号：CN201310693713.6
申请日：2013-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/36 , H01L21/336 , H01L21/20
CPC classification number: H01L29/78 , H01L29/0847 , H01L29/66462 , H01L29/7781 , H01L29/7784 , H01L29/7785
Abstract: 本发明公开的晶体管包括栅极端子、源极端子和漏极端子。源极和漏极端子中的至少一个具有分层结构，分层结构包括端子层和中间层。端子层具有顶面和底面。中间层位于端子层内，位于顶面和底面之间并且与顶面和底面间隔开，中间层定向为垂直于电流，并且小于端子层厚度的十分之一。所述端子层和所述中间层包括共同的半导体化合物以及共同的掺杂剂，并且中间层中的掺杂剂的浓度在端子层中的掺杂剂的平均浓度的十倍以上。本发明还提供了MOSFET源极/漏极区中的δ掺杂层。
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公开(公告)号：CN113380886B
公开(公告)日：2025-01-14
申请号：CN202011628867.3
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 根据本发明的半导体器件包括：源极部件和漏极部件；多个半导体纳米结构，在源极部件和漏极部件之间延伸；栅极结构，包裹多个半导体纳米结构中的每个；底部介电层，位于栅极结构和漏极部件上方；背侧电源轨，设置在底部介电层上方；以及背侧源极接触件，设置在源极部件和背侧电源轨之间。背侧源极接触件延伸穿过底部介电层。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN113053823B
公开(公告)日：2025-01-10
申请号：CN202011430473.7
申请日：2020-12-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开了多栅极器件及其制造方法。示例性方法包括在p型栅极区域中的第一沟道层周围和在n型栅极区域中的第二沟道层周围形成栅极介电层。在n型栅极区域中的第二沟道层之间形成牺牲部件。在p型栅极区域和n型栅极区域中的栅极介电层上方形成p型功函层。在从n型栅极区域去除p型功函层之后，从n型栅极区域中的第二沟道层之间去除牺牲部件。在n型栅极区域中的栅极介电层上方形成n型功函层。在p型栅极区域中的p型功函层和n型栅极区域中的n型功函层上方形成金属填充层。
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公开(公告)号：CN116978951A
公开(公告)日：2023-10-31
申请号：CN202310830216.X
申请日：2023-07-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336 , B82Y10/00 , B82Y40/00
Abstract: 本公开的实施例描述了具有隔离结构的半导体结构。半导体结构包括：纳米结构组，位于衬底上；栅极介电层，包裹纳米结构组；功函金属层，位于栅极介电层上和纳米结构组周围；以及隔离结构，与纳米结构组相邻并且与功函金属层接触。功函金属层的部分位于隔离结构的顶面上。本申请的实施例还涉及形成半导体结构的方法。
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