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公开(公告)号：CN103852702B
公开(公告)日：2016-10-05
申请号：CN201310034628.9
申请日：2013-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/26
CPC classification number: H01L22/14 , H01L21/30625 , H01L22/34 , H01L29/0642 , H01L29/0649 , H01L29/161 , H01L29/66795
Abstract: 一种方法，包括使用四点探针头探测至少一个半导体鳍，四点探针头的四个探针引脚与所述至少一个半导体鳍接触。计算至少一个半导体鳍的电阻。通过电阻计算半导体鳍的载流子浓度。本发明还提供了确定半导体鳍中的载流子浓度的方法。
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公开(公告)号：CN101312191A
公开(公告)日：2008-11-26
申请号：CN200710186918.X
申请日：2007-11-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L27/092 , H01L21/762
CPC classification number: H01L21/823807 , H01L21/823878 , H01L29/665 , H01L29/6659 , H01L29/7833 , H01L29/7846
Abstract: 本发明公开一种半导体结构及其形成方法，该半导体结构包含：半导体衬底；开口，位于上述半导体衬底中；半导体层，位于上述开口中，并覆盖上述开口的底部与侧壁，其中上述半导体层与上述半导体衬底包含不同的材料；以及介电材料，位于上述半导体层上，并填入上述开口的剩余部分。本发明能够提高作用于金属氧化物半导体装置的沟道区的应力并减少应力松弛效应。
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公开(公告)号：CN116525682A
公开(公告)日：2023-08-01
申请号：CN202310705694.8
申请日：2018-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种负电容器件包括半导体层。界面层设置在半导体层上方。非晶介电层设置在界面层上方。铁电层设置在非晶介电层上方。金属栅电极设置在铁电层上方。如下条件中的至少一个成立：界面层为掺杂的；非晶介电层具有氮化外表面；扩散阻挡层设置在非晶介电层和铁电层之间；或晶种层设置在非晶介电层和铁电层之间。本发明实施例涉及一种半导体器件及其形成方法。
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公开(公告)号：CN109727870B
公开(公告)日：2022-10-04
申请号：CN201810736302.3
申请日：2018-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/51
Abstract: 在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。形成第二金属层。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。第一金属层包括(111)取向的晶体层。本发明实施例涉及半导体器件及其制造方法。
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公开(公告)号：CN108122733B
公开(公告)日：2022-04-08
申请号：CN201710386591.4
申请日：2017-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L29/12 , H01L21/335 , H01L29/778
Abstract: 一种半导体元件制造方法。包括场效晶体管(field effect transistor,FET)元件的半导体元件，包括基材与由二维材料形成的通道结构。于通道结构上形成界面层。于界面层上方形成栅极堆叠，栅极堆叠包含栅极电极层与栅极介电层。于界面层中的开口的上方形成源极/漏极接点。源极/漏极接点具有与界面层接触的侧面接点以及与通道结构接触的侧面接点与表面接点。
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公开(公告)号：CN110783199A
公开(公告)日：2020-02-11
申请号：CN201910659564.9
申请日：2019-07-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 一种半导体装置的制造方法，在此方法中，堆叠形成于基材上方。所述堆叠包括多个第一磊晶层和多个第二磊晶层，此些第一磊晶层和此些第二磊晶层彼此交替地堆叠。第一磊晶层包括硫、磷、硒、砷或上述的组合。对堆叠进行第一蚀刻制程，以形成鳍。介电层形成于鳍上方。暴露出鳍的通道区。使用碳氢化合物化学蚀刻法，对鳍的通道区中的第一磊晶层的每一者的第一部分进行第二蚀刻制程。第二蚀刻制程蚀刻第一磊晶层的蚀刻速率高于第二蚀刻制程蚀刻第二磊晶层的蚀刻速率。形成栅极结构，此栅极结构环绕鳍的通道区中的第二磊晶层的每一者的第一部分。
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公开(公告)号：CN107017252B
公开(公告)日：2020-01-10
申请号：CN201610916350.1
申请日：2016-10-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/10 , H01L21/8234
Abstract: 本发明实施例提供了一种半导体结构。该半导体结构包括鳍有源区域，形成在半导体衬底上并且横跨在第一浅沟槽隔离(STI)部件的第一侧壁和第二STI部件的第二侧壁之间；第一导电类型的抗穿通(APT)部件；以及第一导电类型的沟道材料层，设置在APT部件上并且具有小于第一掺杂浓度的第二掺杂浓度。APT部件形成在鳍有源区域上、横跨在第一侧壁和第二侧壁之间并且具有第一掺杂浓度。
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公开(公告)号：CN110581171A
公开(公告)日：2019-12-17
申请号：CN201910146340.8
申请日：2019-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/775 , H01L29/423 , H01L21/335 , H01L29/786 , H01L21/336 , B82Y10/00
Abstract: 本发明实施例涉及全包覆式栅极结构及其制造方法。本揭露提供全包覆式栅极结构，其包含：半导体鳍片，其具有顶表面；第一纳米线，其在所述顶表面上方；第一空间，其在所述顶表面与所述第一纳米线之间；第N纳米线及第N+1纳米线，其在所述第一纳米线上方；及第二空间，其在所述第N纳米线与所述第N+1纳米线之间。所述第一空间大于所述第二空间。本揭露还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。
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公开(公告)号：CN108122909A
公开(公告)日：2018-06-05
申请号：CN201710702826.6
申请日：2017-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234 , H01L29/423 , H01L21/336 , H01L29/49
Abstract: 半导体器件包括设置在衬底上方的第一沟道区域，以及设置在第一沟道区域上方的第一栅极结构。第一栅极结构包括设置在沟道区域上方的栅极介电层、设置在栅极介电层上方的下导电栅极层、设置在下导电栅极层上方的铁电材料层以及设置在铁电材料层上方的上导电栅极层。铁电材料层与栅极介电层和下导电栅极层直接接触，并且具有U形截面。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN108122733A
公开(公告)日：2018-06-05
申请号：CN201710386591.4
申请日：2017-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L29/12 , H01L21/335 , H01L29/778
Abstract: 一种半导体元件制造方法。包括场效晶体管(field effect transistor,FET)元件的半导体元件，包括基材与由二维材料形成的通道结构。于通道结构上形成界面层。于界面层上方形成栅极堆叠，栅极堆叠包含栅极电极层与栅极介电层。于界面层中的开口的上方形成源极/漏极接点。源极/漏极接点具有与界面层接触的侧面接点以及与通道结构接触的侧面接点与表面接点。
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