公开(公告)号：CN105321927A

公开(公告)日：2016-02-10

申请号：CN201410768913.8

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘相玮 ,  杨岱宜 ,  庄正吉 ,  林天禄

IPC: H01L23/528 ,  H01L23/535

CPC classification number: H01L23/5283 ,  H01L21/76802 ,  H01L21/76838 ,  H01L21/76877 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/53228 ,  H01L23/53238 ,  H01L23/53257 ,  H01L23/53266 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及形成BEOL金属化层的方法和相关联的装置，该方法使用不同的导电材料(例如，金属)来填充层间介电层中的不同尺寸的开口。在一些实施例中，本发明涉及集成芯片，集成芯片具有设置在第一BEOL金属化层内并且包括第一导电材料的第一多个金属互连结构。集成芯片还具有在第一BEOL金属化层内的与第一多个金属互连结构横向分离的位置处设置的第二多个金属互连结构。第二多个金属互连结构具有与第一导电材料不同的第二导电材料。通过使用不同的导电材料在同一BEOL金属化层内形成不同的金属互连结构，可以缓解窄BEOL金属互连结构中的间隙填充问题，从而提高集成芯片的可靠性。

公开(公告)号：CN109585305B

公开(公告)日：2021-06-15

申请号：CN201810191726.6

申请日：2018-03-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘相玮 ,  吴佳典 ,  朱韦臻

IPC: H01L21/48

Abstract: 一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明实施例涉及一种形成半导体器件的方法。

公开(公告)号：CN112151441A

公开(公告)日：2020-12-29

申请号：CN202010207023.5

申请日：2020-03-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄心岩 ,  李劭宽 ,  李承晋 ,  刘相玮 ,  杨岱宜 ,  吴佳典 ,  陈海清 ,  眭晓林

IPC: H01L21/768 ,  H01L21/8234

Abstract: 提供集成电路装置及其形成方法。根据本发明实施例，此方法包括：提供一工件，包括位于一介电层中的一第一金属部件以及位于此第一金属部件上的一盖层；选择性地沉积一阻挡层于此盖层上；沉积一蚀刻停止层于此工件上；移除此阻挡层；以及沉积一第二金属部件于此工件上，使此第一金属部件电性耦合至此第二金属部件。此阻挡层防止此蚀刻停止层沉积于此盖层上。

公开(公告)号：CN105321814B

公开(公告)日：2018-12-21

申请号：CN201410488038.8

申请日：2014-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  刘相玮 ,  吴佳典 ,  李香寰 ,  林天禄

IPC: H01L21/3105

Abstract: 本发明公开了导电元件结构及其制造方法。在一些实施例中，在绝缘层中形成导电元件的方法包括：在绝缘层上方所设置的金属层中形成凹槽；在凹槽的侧壁上选择性地形成金属衬里；以及将金属层和金属衬里用作掩模，在绝缘层中蚀刻通孔。

公开(公告)号：CN108615702A

公开(公告)日：2018-10-02

申请号：CN201710623649.2

申请日：2017-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  朱韦臻 ,  刘相玮 ,  眭晓林 ,  苏莉玲 ,  吴永旭

IPC: H01L21/768

CPC classification number: G03F7/70633 ,  G03F7/0035 ,  G03F7/0043 ,  G03F7/0047 ,  G03F7/094 ,  G03F7/70625 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76837 ,  H01L21/76849 ,  H01L21/76885 ,  H01L21/76897

Abstract: 一种具互连结构的半导体装置的制作方法。光微影上覆误差为导致低晶圆产量的图案化缺陷的一来源。本文揭露一种使用具有自对准互连件的图案化光微影/蚀刻制程的互连件形成制程。此互连形成制程尤其改良光微影上覆(OVL)边际，因为对准是在较宽图案上完成。此外，此图案化光微影/蚀刻制程支持多金属间隙填充及具有空穴的低介电常数介电质形成。

公开(公告)号：CN105321927B

公开(公告)日：2018-05-25

申请号：CN201410768913.8

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘相玮 ,  杨岱宜 ,  庄正吉 ,  林天禄

IPC: H01L23/528 ,  H01L23/535

CPC classification number: H01L23/5283 ,  H01L21/76802 ,  H01L21/76838 ,  H01L21/76877 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/53228 ,  H01L23/53238 ,  H01L23/53257 ,  H01L23/53266 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及形成BEOL金属化层的方法和相关联的装置，该方法使用不同的导电材料(例如，金属)来填充层间介电层中的不同尺寸的开口。在一些实施例中，本发明涉及集成芯片，集成芯片具有设置在第一BEOL金属化层内并且包括第一导电材料的第一多个金属互连结构。集成芯片还具有在第一BEOL金属化层内的与第一多个金属互连结构横向分离的位置处设置的第二多个金属互连结构。第二多个金属互连结构具有与第一导电材料不同的第二导电材料。通过使用不同的导电材料在同一BEOL金属化层内形成不同的金属互连结构，可以缓解窄BEOL金属互连结构中的间隙填充问题，从而提高集成芯片的可靠性。

公开(公告)号：CN219628265U

公开(公告)日：2023-09-01

申请号：CN202321015078.1

申请日：2023-04-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘相玮

IPC: H10B20/25

Abstract: 一种记忆体装置包括第一记忆体单元，此第一记忆体单元包括串行地彼此电性耦接的第一晶体管及第一反熔丝结构。第一晶体管包括跨主动区域延伸的第一栅极结构、在主动区域的第一部分中设置的第一源极/漏极结构、及在主动区域的第二部分中设置的第二源极/漏极结构。第一反熔丝结构包括电性耦接到第一源极/漏极结构的第一电极、在第一虚拟栅极结构上方设置的第二电极、及横向插入第一电极与第二电极之间的第一绝缘体。

公开(公告)号：CN217522008U

公开(公告)日：2022-09-30

申请号：CN202221594171.8

申请日：2022-06-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘相玮

IPC: H01L27/112

Abstract: 一种集成电路(integrated circuit，IC)装置以及记忆体阵列，集成电路装置包含晶体管及金属熔丝结构，金属熔丝结构包含电连接至晶体管的金属熔丝及与金属熔丝平行且在第一方向上与金属熔丝的第一部分相邻的第一金属线。第一部分具有第一宽度，且金属熔丝包含具有大于第一宽度的第二宽度的第二部分及在第一部分与第二部分之间且与第一金属线的第一端对准的第一轮廓。