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公开(公告)号：CN107958892A
公开(公告)日：2018-04-24
申请号：CN201710695413.X
申请日：2017-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 半导体器件的第一金属层包括每个都沿着第一轴延伸的多条第一金属线，和沿着第一轴延伸的第一导轨结构。第一导轨结构与第一金属线物理分离。第二金属层位于第一金属层上方。第二金属层包括每条都沿着与第一轴正交的第二轴延伸的多条第二金属线，和沿着第一轴延伸的第二导轨结构。第二导轨结构与第二金属线物理分离。第二导轨结构直接位于第一导轨结构上方。多个通孔位于第一金属层和第二金属层之间。通孔的子集将第一导轨结构电互连至第二导轨结构。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN114883299A
公开(公告)日：2022-08-09
申请号：CN202210087692.2
申请日：2022-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/48
Abstract: 提供一种集成芯片。集成芯片包含基板。第一金属线包含第一金属材料，第一金属材料设置于第一层间介电(ILD)层内，第一层间介电层位于基板的上方。混合金属线设置于第一层间介电层内。混合金属线包含一对第一金属区段及第二金属区段，第一金属区段包含第一金属材料，一第二金属区段包含第二金属材料并侧向设置于此对第一金属区段之间。第二金属材料与第一金属材料不同。
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公开(公告)号：CN109585305A
公开(公告)日：2019-04-05
申请号：CN201810191726.6
申请日：2018-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48
Abstract: 一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明实施例涉及一种形成半导体器件的方法。
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公开(公告)号：CN119230523A
公开(公告)日：2024-12-31
申请号：CN202411236096.1
申请日：2024-09-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538
Abstract: 互连结构包括衬底、位于衬底上方的第一介电层、位于第一介电层上方的第二介电层、位于第二介电层上方的第三介电层和超通孔。第一介电层形成有第一金属沟槽。第二介电层形成有金属板和连接通孔。连接通孔互连金属板和第一金属沟槽。超通孔穿透第三介电层并且连接至金属板。超通孔比连接通孔宽至少1.5倍。
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公开(公告)号：CN116364651A
公开(公告)日：2023-06-30
申请号：CN202310110703.9
申请日：2023-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528 , H01L23/522 , H10B10/00
Abstract: 本公开提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括在基板上方形成第一互连层，第一互连层包括第一导电特征以及第二导电特征；在第一互连层上形成图案化遮罩，图案化遮罩中的一或多个开口覆盖第二导电特征；经由图案化遮罩中的一或多个开口掘入第二导电特征；以及在第一互连层上方形成第二互连层。第二互连层具有与第一导电特征接触的第一通孔以及与第二导电特征接触的第二通孔。
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Patent Agency Ranking
公开(公告)号：CN108122886B
公开(公告)日：2021-07-20
申请号：CN201710395335.1
申请日：2017-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528
Abstract: 本揭露揭示了集成电路以二维(two‑dimensional；2‑D)与一维(one‑dimensional；1‑D)图案布局互连。本揭露提供经由y方向上的二维互连来连接在一维图案布局的x方向上的偶数线或奇数线的方法。根据装置设计需要，二维互连可垂直于或不垂直于偶数线或奇数线。相比于在一维图案化制程中使用的常规自动对准多图案化(self‑aligned multiple patterning；SAMP)制程，提供了二维图案化的自由度。本文描述的二维图案化提供了与x及y两者方向上的临界尺寸匹配的线宽。在一维线之间或在二维互连与一维线的尾端之间的间距可保持为常数及最小值。
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公开(公告)号：CN108615702B
公开(公告)日：2021-12-10
申请号：CN201710623649.2
申请日：2017-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种具互连结构的半导体装置的制作方法。光微影上覆误差为导致低晶圆产量的图案化缺陷的一来源。本文揭露一种使用具有自对准互连件的图案化光微影/蚀刻制程的互连件形成制程。此互连形成制程尤其改良光微影上覆(OVL)边际，因为对准是在较宽图案上完成。此外，此图案化光微影/蚀刻制程支持多金属间隙填充及具有空穴的低介电常数介电质形成。
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公开(公告)号：CN107958892B
公开(公告)日：2020-06-26
申请号：CN201710695413.X
申请日：2017-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 半导体器件的第一金属层包括每个都沿着第一轴延伸的多条第一金属线，和沿着第一轴延伸的第一导轨结构。第一导轨结构与第一金属线物理分离。第二金属层位于第一金属层上方。第二金属层包括每条都沿着与第一轴正交的第二轴延伸的多条第二金属线，和沿着第一轴延伸的第二导轨结构。第二导轨结构与第二金属线物理分离。第二导轨结构直接位于第一导轨结构上方。多个通孔位于第一金属层和第二金属层之间。通孔的子集将第一导轨结构电互连至第二导轨结构。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN108122886A
公开(公告)日：2018-06-05
申请号：CN201710395335.1
申请日：2017-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528
CPC classification number: H01L21/76816 , H01L21/0335 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/7684 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/522
Abstract: 本揭露揭示了集成电路以二维(two-dimensional；2-D)与一维(one-dimensional；1-D)图案布局互连。本揭露提供经由y方向上的二维互连来连接在一维图案布局的x方向上的偶数线或奇数线的方法。根据装置设计需要，二维互连可垂直于或不垂直于偶数线或奇数线。相比于在一维图案化制程中使用的常规自动对准多图案化(self-aligned multiple patterning；SAMP)制程，提供了二维图案化的自由度。本文描述的二维图案化提供了与x及y两者方向上的临界尺寸匹配的线宽。在一维线之间或在二维互连与一维线的尾端之间的间距可保持为常数及最小值。
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公开(公告)号：CN107046011A
公开(公告)日：2017-08-15
申请号：CN201611110356.6
申请日：2016-12-06
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/5283 , H01L21/76877 , H01L21/76885 , H01L21/76892 , H01L21/76898 , H01L23/481 , H01L23/53276 , H01L21/4821
Abstract: 一种半导体装置结构被提供。此半导体装置结构包括基板，以及形成于此基板上的内连线结构。此内连线结构包括第一介电层形成于基板上，以及第一石墨烯层形成于第一介电层之中与之上。第一石墨烯层包括第一部分位于第一介电层之中，以及第二部分位于第一介电层之上，以及第一绝缘层形成于第一石墨烯层的第一部分上。
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