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公开(公告)号：CN112214727A
公开(公告)日：2021-01-12
申请号：CN202010992871.1
申请日：2017-07-07
Applicant: 华为技术有限公司
Abstract: 本发明公开了一种运算加速器，涉及数据计算技术领域，旨在降低处理两个N*N的矩阵乘法运算的时间。该运算加速器包括：第一存储器、第二存储器、运算电路和控制器，其中，运算电路与第一存储器和第二存储器可以通过总线进行数据通信，运算电路用于提取第一存储器和第二存储器中的矩阵数据并进行乘法运算，控制器用于依据预设的程序或者指令控制运算电路完成乘法运算。该运算加速器可以用于对两个矩阵进行相乘运算。
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公开(公告)号：CN112214726A
公开(公告)日：2021-01-12
申请号：CN202010991817.5
申请日：2017-07-07
Applicant: 华为技术有限公司
Abstract: 本发明公开了一种运算加速器，涉及数据计算技术领域，旨在降低处理两个N*N的矩阵乘法运算的时间。该运算加速器包括：第一存储器、第二存储器、运算电路和控制器，其中，运算电路与第一存储器和第二存储器可以通过总线进行数据通信，运算电路用于提取第一存储器和第二存储器中的矩阵数据并进行乘法运算，控制器用于依据预设的程序或者指令控制运算电路完成乘法运算。该运算加速器可以用于对两个矩阵进行相乘运算。
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公开(公告)号：CN120051765A
公开(公告)日：2025-05-27
申请号：CN202280101110.X
申请日：2022-10-25
Applicant: 华为技术有限公司
IPC: G06F9/06
Abstract: 本申请实施例公开了一种块指令的处理方法和块指令处理器，其中，该块指令包括块头和块体。该方法包括：获取第i个块头；基于第i个块头指示的第一信息，将第i个块头分发至第j个块执行单元上；第i个块头指示的第一信息包括第i个块头对应的第i个块指令的输入寄存器信息和输出寄存器信息；通过所述第j个块执行单元，基于所述第i个块头指示的第二信息，获取第i个块体；所述第i个块体对应所述第i个块指令的块体；所述第i个块头指示的第二信息包括所述第i个块体的存储位置；i为大于1的整数，j为大于或者等于1的整数；执行第i个块体中包括的N条微指令，N为大于或者等于1的整数。采用本申请实施例可以有效提升块指令的执行效率。
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公开(公告)号：CN119769185A
公开(公告)日：2025-04-04
申请号：CN202280099465.X
申请日：2022-09-20
Applicant: 华为技术有限公司
Abstract: 一种三维存储阵列(31)、存储器(300)、存储阵列的形成方法，以及电子设备。涉及半导体存储器技术领域。主要用于提升存储单元(400)的集成密度，简化制备方法。该存储器(300)包括衬底(100)、多个存储层(501，502，503)，每一个存储层(501，502，503)包括沿与衬底(100)相垂直方向堆叠的第一金属层(50A1)和第二金属层(50A2)，第一金属层(50A1)和第二金属层(50A2)之间被介质层(51)电隔离开；每一个存储层(501，502，503)中的一个存储单元(400)包括晶体管(Tr)和电容器(C)，即就是存储单元(400)中的晶体管(Tr)和电容器(C)被集成在堆叠的第一金属层(50A1)、介质层(51)和第二金属层(50A2)中。该存储阵列(31)在实现三维集成的基础上，还可以减小每一个存储单元(400)的面积，以提升集成密度，另外，还不会给工艺提出较大的挑战。
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公开(公告)号：CN118824321A
公开(公告)日：2024-10-22
申请号：CN202310452567.1
申请日：2023-04-17
Applicant: 华为技术有限公司
Abstract: 本申请提供一种存储单元、存储器、制作方法及电子设备，存储单元可以包括写入晶体管、读取晶体管和防漏电模块，写入晶体管的第二极与读取晶体管的控制极连接，防漏电模块分别与读取晶体管的第二极、读取控制线和读取数据线连接，在进行读操作时，在读取控制线提供的读取控制信号的作用下，防漏电模块将读取数据线提供的读取数据信号对应的电流通过读取晶体管传输至接地线中，以避免流入至读取控制线中，进而避免对读取控制线的电压造成干扰；同时，通过防漏电模块还可以提取到读取晶体管中存储的数据。从而，在实现读操作的基础上，还可以避免读操作时出现的漏电，减少读操作时产生的功耗，保证读操作的有效进行。
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Patent Agency Ranking
公开(公告)号：CN118428289A
公开(公告)日：2024-08-02
申请号：CN202310093109.3
申请日：2023-01-31
Applicant: 华为技术有限公司
IPC: G06F30/3308 , G06F30/367 , G06F17/13
Abstract: 本申请提供了一种确定电路的方程组的方法和计算装置，针对电路中的每个层级中的第二电路，可以根据其前一个层级中的第一电路的节点信号值和电路参数，确定本层级中的第二电路对应的电路参数，如此反复迭代，最终可以根据各个层级中没有子电路的第二电路对应的电路参数以及节点信号值，构建该电路的基尔霍夫方程组。基于本申请提供的方法，模型开发人员及其他模拟EDA工具开发人员在使用仿真装置构建基尔霍夫方程组时，可以不需要采用复杂的Verilog‑AMS建模语言，而是可以借助更便捷的其他开放通用的程序语言如Julia及其自动微分工具，降低了工作人员的开发门槛。
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公开(公告)号：CN117769258A
公开(公告)日：2024-03-26
申请号：CN202211115561.7
申请日：2022-09-14
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种铁电存储器、三维集成电路、电子设备，涉及半导体芯片技术领域，提高了电容器的抗干扰能力。铁电存储器包括电容器，电容器包括第一堆叠层、第一导电柱、第二导电柱、第一铁电层和第二铁电层，第一堆叠层包括相连的第一导电部和第二导电部。第一导电柱贯穿第一导电部，第二导电柱贯穿第二导电部。第一铁电层贯穿第一导电部，且围绕第一导电柱设置，第二铁电层贯穿第二导电部，且围绕第二导电柱设置。该电容器包括串联设置的第一电容器和第二电容器，第一电容器包括第一导电柱、第一铁电层和第一导电部，第二电容器包括第二导电柱、第二铁电层和第二导电部。该铁电存储器可应用于三维集成电路中，以实现对数据的读取和写入。
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公开(公告)号：CN117750776A
公开(公告)日：2024-03-22
申请号：CN202211110973.1
申请日：2022-09-13
Applicant: 华为技术有限公司
Abstract: 本申请公开一种存储芯片及电子设备，涉及半导体技术领域。存储芯片包括缓存器，缓存器包括：第一堆叠结构、第一导电柱、第一铁电层、读晶体管和写晶体管。第一堆叠结构包括至少一层第一板线层和位于第一板线层相对两侧的第一介质层。在第一板线层的数量为多层的情况下，该多层第一板线层相连接。第一导电柱贯穿第一堆叠结构。第一铁电层位于第一板线层和第一导电柱之间，且环绕第一导电柱。读晶体管的栅极与第一导电柱相连接。写晶体管的源极和漏极中的一者与第一导电柱相连接。上述缓存器采用铁电存储器形成，其铁电缓存单元呈2T1C结构。缓存器结构简单，占据的面积较小，有利于减小存储芯片中缓存器的面积占比，提高存储芯片的面积效率。
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公开(公告)号：CN117642729A
公开(公告)日：2024-03-01
申请号：CN202180100388.0
申请日：2021-07-15
Applicant: 华为技术有限公司
IPC: G06F12/0806 , H04L1/00
Abstract: 本申请提供了一种处理器，该处理器包括译码器(210)，译码器(210)用于若指令序列中的指令为分区切换指令，则根据指令修改第一标识，以通过修改后的第一标识确定指令的后续指令的目标控制信号。其中，第一标识用于指示分区标识，修改后的第一标识为后续指令的分区标识，后续指令的目标控制信号为在后续指令的分区标识下对后续指令译码后得到的控制信号。由于第一标识的修改由译码器(210)完成，即分区切换由译码器(210)完成，处理器中的执行器(220)不参与分区切换，因此，分区切换不会破坏执行器(220)的执行流水，不会为执行器(220)带来性能瓶颈。
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公开(公告)号：CN117539545A
公开(公告)日：2024-02-09
申请号：CN202210924615.8
申请日：2022-08-02
Applicant: 华为技术有限公司
IPC: G06F9/38
Abstract: 本申请实施例提供了一种指令执行的方法，其中，该方法包括：确定队列中第一块的执行状态为完成状态，所述队列包括多个块，所述第一块为所述队列中编号最小的块，所述第一块包括至少一个指令；根据所述第一块中指令的执行结果改变处理器的状态；将所述第一块从所述队列中删除。本申请技术方案能够将结构化指令集架构应用在处理器中，解决低层级指令阻塞硬件资源的问题，提高程序的运行效率。
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