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公开(公告)号：CN110309908B
公开(公告)日：2021-03-23
申请号：CN201910500408.8
申请日：2019-06-11
Applicant: 北京大学
IPC: G06N3/04 , G06N3/063 , H03K19/0948
Abstract: 本发明提出了一种基于铁电晶体管的FeFET‑CMOS混合脉冲神经元，属于神经形态计算中脉冲神经元技术领域。该电路包括电容、重置管、放大器、铁电晶体管FeFET；通过增强铁电晶体管FeFET的铁电材料的极化退化特性形成铁电晶体管L‑FeFET，其中，电容用于模拟生物神经元的细胞膜电容；重置管为电容上积累的电荷提供重置通路；放大器起到放大输入端电压变化的作用；铁电晶体L‑FeFET为电容上的电荷提供了一个额外的泄放通路。本发明与基于传统MOSFET的实现方式相比，拓展了神经元的仿生SFA功能，有利于脉冲神经网络的硬件大规模集成以及更高级仿生功能的实现。
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公开(公告)号：CN109300911B
公开(公告)日：2020-11-27
申请号：CN201811056234.2
申请日：2018-09-11
Applicant: 北京大学
Abstract: 本发明公开了一种基于二维半导体异质结的与/或逻辑门电路及其实现和制备方法。利用两个具有单向导电性的二维半导体异质PN结并联，再配合固定电阻，即可以实现与/或逻辑功能。通过栅压的改变调节二维半导体异质结的单向导电性的方向，实现从PN结到NP结的变化。当二维半导体异质结处于不同的单向导电的方向时，能够分别实现与逻辑功能，或逻辑功能，即通过改变栅压，可以实现与/或逻辑的转变。本发明器件制备工艺简单，电路实现容易，大大降低电路面积，可实现大规模集成。
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公开(公告)号：CN111785770A
公开(公告)日：2020-10-16
申请号：CN201910265718.6
申请日：2019-04-03
Applicant: 北京大学
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法，属于微纳电子学技术领域，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。本发明引进PWELL注入后，较小宽度的PWELL与NWELL实现的反向PN结就已经具有较好的漏电隔离效果。因此，用本发明的结构，不仅可以有效隔离衬底的漏电，还能够缩小集成时TFET器件之间的距离，带来电路面积上的优化。
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公开(公告)号：CN108831928B
公开(公告)日：2020-07-28
申请号：CN201810634017.0
申请日：2018-06-20
Applicant: 北京大学
Abstract: 本发明公开了一种二维半导体材料负电容场效应晶体管及其制备方法，采用二维合金半导体材料HfZrSe2作为沟道材料，使之表面在空气中氧化生成HfZrO2，再通过退火得到具有铁电性的HfZrO2介质层，并在其上方淀积一层高k栅介质层，形成混合结构的栅介质。这样的器件结构不仅可以获得良好的栅介质和沟道二维半导体材料界面，减小界面态对亚阈特性的恶化，有利于获得超陡的亚阈斜率，同时，上层的高k栅介质能够保护下方的铁电特性的HfZrO2介质，使其和空气隔绝，使得器件的稳定性大大提高。本发明器件制备工艺简单，可实现大规模生产。
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公开(公告)号：CN111291877A
公开(公告)日：2020-06-16
申请号：CN202010118636.1
申请日：2020-02-26
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出了一种基于铁电晶体管FeFET的侧抑制神经元电路,该电路包括电容、重置管、正反馈管、两级串联的反相器、铁电晶体管；其中，电容用于模拟生物神经元的细胞膜电容，积累由输入的突触后电流带来的电荷；重置管是一个N型MOSFET器件，为电容上积累的电荷提供重置通路；正反馈管是一个P型MOSFET器件，在第一级反相器的输入接近其逻辑阈值电平时为电容补充电荷；两级串联的反相器由两组互补CMOS构成，起到放大输入端电压变化的作用，脉冲生成于其输出端；铁电晶体管是一个N型FeFET器件，用于模拟生物神经元的侧抑制功能。本发明可以显著降低硬件开销；同时高度模拟了生物神经元的基本特性和高级功能。
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Patent Agency Ranking
公开(公告)号：CN107248530B
公开(公告)日：2019-09-13
申请号：CN201710452796.8
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/66 , H01L21/331
Abstract: 本发明公开了一种二维材料/半导体异质结垂直隧穿场效应晶体管及制备方法，通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值，同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可获得理想的栅控能力。本发明制备工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN104752497B
公开(公告)日：2018-08-28
申请号：CN201510136845.8
申请日：2015-03-26
Applicant: 北京大学
IPC: H01L29/739 , H01L29/08 , H01L21/331
Abstract: 本发明提供了一种超陡平均亚阈摆幅隧穿场效应晶体管及制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该隧穿场效应晶体管的隧穿源区为多层结构，不同层为禁带宽度连续变化的半导体，且禁带宽度沿垂直器件表面方向逐渐增大，其中最下层禁带宽度最小，最上层禁带宽度最大，中间各层禁带宽度连续变化。本发明可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。
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公开(公告)号：CN107248530A
公开(公告)日：2017-10-13
申请号：CN201710452796.8
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/66 , H01L21/331
Abstract: 本发明公开了一种二维材料/半导体异质结垂直隧穿场效应晶体管及制备方法，通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值，同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可获得理想的栅控能力。本发明制备工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN104347692B
公开(公告)日：2017-06-06
申请号：CN201410448766.6
申请日：2014-09-04
Applicant: 北京大学
IPC: H01L29/739 , H01L21/331
Abstract: 一种抑制输出非线性开启的隧穿场效应晶体管，包括隧穿源区，沟道区，漏区，半导体衬底区，位于沟道区上方的栅介质层，以及位于栅介质层之上的控制栅；所述的沟道区位于隧穿源区上方且位置与隧穿源区部分重叠，在沟道区与隧穿源区界面处形成隧穿结；所述漏区与沟道区平行，位于沟道区的另一侧；所述控制栅位于沟道区与隧穿源区重叠部分的上方，而在靠近漏区附近的沟道区存在一个没有控制栅覆盖的区域；并且，所述沟道区选用能态密度低于1E18cm‑3的半导体材料。该隧穿场效应晶体管可以有效抑制器件输出特性中的非线性开启现象，并保持了较陡直的亚阈值斜率。
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公开(公告)号：CN104241375B
公开(公告)日：2017-03-22
申请号：CN201410438469.3
申请日：2014-08-29
Applicant: 北京大学
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
Abstract: 本发明公布了一种跨骑型异质结共振隧穿场效应晶体管及其制备方法，该器件包括隧穿源区，沟道区，漏区和位于沟道上方的控制栅，其中，隧穿源区与沟道区的异质隧穿结的能带结构为跨骑型异质结。若为N型器件则在隧穿源区与沟道区的异质隧穿结交界面处，隧穿源区导带底位于沟道区导带底的上方，隧穿源区价带顶位于沟道区价带顶下方；若为P型器件则隧穿源区导带底位于沟道区导带底的下方，隧穿源区价带顶位于沟道区价带顶上方。本发明可显著提高隧穿场效应晶体管的开态电流，同时保持较陡直的亚阈值斜率。其制备工艺简单有效，极大降低生产成本。
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