公开(公告)号：CN115859899A

公开(公告)日：2023-03-28

申请号：CN202310124963.1

申请日：2023-02-06

Applicant: 北京大学

Inventor： 林亦波 ,  高笑涵 ,  张昊懿 ,  王润声 ,  黄如

IPC: G06F30/392 ,  G06F30/394

Abstract: 本发明公布了一种多驱动能力的集成电路标准单元版图迁移的方法，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；通过迁移布局信息得到布局版图、计算布局间的几何变换、生成斯坦纳树、进行布线网格规划、通过带约束的A星算法得到最终布线版图，实现性能优越的标准单元版图自动布局布线。

公开(公告)号：CN114861591A

公开(公告)日：2022-08-05

申请号：CN202210793017.1

申请日：2022-07-07

Applicant: 北京大学

Inventor： 林亦波 ,  郭资政

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398 ,  G06F30/3312

Abstract: 本发明公布了一种可微分时序驱动的芯片元件布局方法，设计可微分时序分析引擎，在每一步元件布局迭代过程中，计算芯片的性能指标并直接计算性能指标对元件位置的梯度，进行元件布局迭代更新；梯度直接给出时序驱动芯片元件布局的优化调整方向，本发明方法包括步骤对芯片的电路图进行预处理，布线估计，可微分互连线延迟计算，可微分延迟传播，时序指标反向求导，元件布局迭代更新。可微分时序分析引擎可使用GPU加速计算梯度时序性能指标和梯度，并与芯片元件布局过程深度融合，减少迭代过程中数据交互的开销，更高效地完成元件布局，同时得到更优的芯片性能指标。本发明具有目标明确、反馈迅速、聚焦全局优化的技术优点。

公开(公告)号：CN114510900A

公开(公告)日：2022-05-17

申请号：CN202210036319.4

申请日：2022-01-13

Applicant: 北京大学

Inventor： 林亦波 ,  张昊懿 ,  高笑涵 ,  王润声 ,  黄如

IPC: G06F30/394 ,  G06F9/451 ,  G06F111/04

Abstract: 本发明公布了一种用于模拟电路版图布线的交互式编辑方法及工具，通过使用命令行窗口或图形化界面对版图布线进行交互式编辑，交互式地产生布线约束，实现实时、高效地调整版图布线结果；包括：利用模拟电路版图自动工具生成初始模拟电路版图，并展示在可视化界面上；定义布线命令集，通过命令行键入布线命令序列/命令流；将布线命令序列转化为布线内部操作命令，交互式地产生布线约束，并记录在模拟电路版图设计的数据结构中；通过设计布线拓扑优化算法，快速调整对应线网结点的布线拓扑，对布线结果进行实时更新。采用本发明的技术方案，能够在提升模拟电路版图设计效率的同时保证了版图设计的质量。

公开(公告)号：CN119476155A

公开(公告)日：2025-02-18

申请号：CN202411597634.X

申请日：2024-11-11

Applicant: 无锡北京大学电子设计自动化研究院

Inventor： 林亦波 ,  郭资政 ,  张作栋 ,  王润声 ,  黄如

IPC: G06F30/3312

Abstract: 本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品，其中方法包括：获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合，其中，时序例外集合中包括各种时序例外对应的子图规则；根据子图规则中的关键节点，确定各时序例外路径对应的影响区域，并根据预设的微指令编译方法，确定影响区域内各个影响节点的微指令；根据微指令对各影响节点进行分类讨论，并根据分类讨论的结果确定各影响节点对应的一个或多个标签，以根据标签得到时序例外标签图，标签中存储有各影响节点的延迟，以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。

公开(公告)号：CN119047404A

公开(公告)日：2024-11-29

申请号：CN202410940389.1

申请日：2024-07-15

Applicant: 无锡北京大学电子设计自动化研究院

Inventor： 余备 ,  蒲渊 ,  林亦波

IPC: G06F30/392 ,  G06F30/398 ,  G06F30/3312

Abstract: 本发明公开了一种基于时序优化的Macro布局增量优化方法，包括以下步骤：根据placement prototype的布局信息，建立kd‑tree，并利用kd‑tree检测出缺陷macro；移动缺陷macro，优化线长并挪动到芯片的边界；根据placement prototype中macro之间的相对位置关系构建约束图，根据所述约束图进行合理化求解，得到合法(legal)的macro布局结果。本发明提供的一种基于时序优化的Macro布局增量优化方法，在混合尺寸布局得到时序优化的placement prototype之后，循环地对造成拥塞的macro向芯片的边界进行挪动，同时维护macro之间在placement prototype中的相对位置关系并优化线长等代理目标，本发明方法可以被集成进不同的布局流程中，并可以用于优化不同布局器(黑盒或者白盒)的布局结果。

公开(公告)号：CN112989737B

公开(公告)日：2023-08-22

申请号：CN202110174716.3

申请日：2021-02-07

Applicant: 北京大学

Inventor： 高笑涵 ,  林亦波 ,  刘鸣杰 ,  潘志刚

IPC: G06F30/36

Abstract: 本发明公布了一种交互式模拟电路版图编辑方法及系统，将用户输入的命令流翻译为内部操作流，被记录在模拟电路版图设计的数据结构上，采用基于分治思想和拓扑排序的快速合法化算法对版图数据结构进行更新，得到更新的编辑后版图。交互式模拟电路版图编辑系统包括用户界面、版图自动生成初级布局模块、命令流翻译模块、混合约束图创建模块、操作流更改模块、版图即时合法化模块。利用本发明可以实现用户交互式编辑模拟电路的版图，快速获得合法化之后的版图结果，节省版图设计的时间成本，可控高效地实现可定制化版图设计。

公开(公告)号：CN115563927A

公开(公告)日：2023-01-03

申请号：CN202211285801.8

申请日：2022-10-20

Applicant: 北京大学

Inventor： 林亦波 ,  郭资政 ,  谷丰

IPC: G06F30/394 ,  G06F30/398 ,  G06F115/06

Abstract: 本发明公布了一种GPU加速构建最小直角斯坦纳树的芯片布线方法，属于集成电路设计自动化技术领域，涉及集成电路芯片布线技术，设计了一种应用于芯片布线的GPU加速计算的最小直角斯坦纳树构建方法，使用GPU大规模并行加速多个线网的斯坦纳树搜索过程，包括：查找表初始化，获得扁平化的斯坦纳树分支列表和分支查找表索引，并从CPU内存复制到GPU显存；线网数据初始化，获得线网的管脚列表和管脚起始位置索引，并从CPU内存复制到GPU显存；线网并行分割，建立分层的线网分割森林；线网并行求解合并；本发明提供的技术方案提升了集成电路芯片布线的计算效率。

公开(公告)号：CN115204082A

公开(公告)日：2022-10-18

申请号：CN202110377250.7

申请日：2021-04-08

Applicant: 北京大学

Inventor： 郭资政 ,  林亦波 ,  黃琮蔚

IPC: G06F30/3315 ,  G06F30/396

Abstract: 本发明公布了一种集成电路静态时序分析中的路径分析方法，包括步骤：电路结构初始化，基于时钟树深度枚举的分组延迟信息计算和候选路径的生成与合并；将集成电路表示为有根的时钟树和有向无环图；其中的节点表示电路的管脚，边表示管脚之间的连接关系；每条边都标记信号传送的最小和最大时延；将时钟树按指定深度进行分组，通过基于分组约束的时延传播算法计算得到节点的分组延迟信息；对时钟树每个深度迭代生成候选时序违例路径并进行筛选合并，取松弛值前k小的路径，得到时序违例最严重的前k条路径结果。通过本发明能够支持公共悲观路径消除，提升路径分析方法的通用性和效率，可达到最高百倍的计算加速效果。

公开(公告)号：CN114861591B

公开(公告)日：2022-09-27

申请号：CN202210793017.1

申请日：2022-07-07

Applicant: 北京大学

Inventor： 林亦波 ,  郭资政

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398 ,  G06F30/3312

Abstract: 本发明公布了一种可微分时序驱动的芯片元件布局方法，设计可微分时序分析引擎，在每一步元件布局迭代过程中，计算芯片的性能指标并直接计算性能指标对元件位置的梯度，进行元件布局迭代更新；梯度直接给出时序驱动芯片元件布局的优化调整方向，本发明方法包括步骤对芯片的电路图进行预处理，布线估计，可微分互连线延迟计算，可微分延迟传播，时序指标反向求导，元件布局迭代更新。可微分时序分析引擎可使用GPU加速计算梯度时序性能指标和梯度，并与芯片元件布局过程深度融合，减少迭代过程中数据交互的开销，更高效地完成元件布局，同时得到更优的芯片性能指标。本发明具有目标明确、反馈迅速、聚焦全局优化的技术优点。

公开(公告)号：CN114282467A

公开(公告)日：2022-04-05

申请号：CN202111541466.9

申请日：2021-12-16

Applicant: 北京大学

Inventor： 林亦波 ,  张作栋 ,  郭资政 ,  王润声 ,  黄如

IPC: G06F30/3312 ,  G06F30/367 ,  G06F119/04

Abstract: 本发明公布了一种老化和涨落感知的动态时序分析方法，属于集成电路设计自动化领域。改方法基于事件传播的动态时序分析，利用事件传播算法来计算电路在指定的输入下，每周期的延迟。本发明修改了传统的事件传播算法，使其能够支持门级老化模型和门级涨落模型，使得最终的动态延迟是老化后的延迟分布而不是一个确定性的值。本发明可以分析数字电路在实际负载退化后的动态延迟以及动态延迟的涨落，并因此可以计算出老化后电路时序错误概率，可以帮助设计者准确地估计老化和随机工艺涨落对时序信息的影响，避免因为过设计导致的性能损失。