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公开(公告)号：CN116959528A
公开(公告)日：2023-10-27
申请号：CN202311141769.0
申请日：2023-09-06
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G11C13/00
Abstract: 本发明提供了一种面向多值忆阻器阵列的写‑校验电路及方法，属于微电子技术领域；本发明电路包括控制状态机、高电压通路和读出电路，通过写‑校验电路中控制状态机控制高电压通路和读出电路，实现对多值忆阻器阵列的写‑校验，写‑校验电路的读出电路中钳位放大器、钳位三极管和读出电阻组成的钳位电路使得可以读出具有更大开关比的器件的电导值，实现多值器件的精确读出；同时写‑校验方法中等待功能的引入，减少脉冲施加次数，降低弛豫时间对编程精度的影响，可以用更高的精度实现器件的编程。
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公开(公告)号：CN1595624A
公开(公告)日：2005-03-16
申请号：CN200410049912.4
申请日：2004-06-18
Applicant: 北京大学
IPC: H01L21/335 , H01L21/8238 , H01L21/84
Abstract: 本发明公开了一种准SOI场效应晶体管器件的制备方法，首先利用刻槽氧化的方法直接形成准SOI场效应晶体管源漏区的L型隔离层结构，这样隔离层结构的高度宽度可以分别通过槽的深度以及氧化时间精确控制。再选择外延形成晶体管沟道和源漏区，因此可以实现源漏区与沟道区的理想连接，先形成隔离层后形成沟道区，从而可以避免由于后形成“L”型隔离层影响沟道区与源漏区的连接问题。最后，通过侧墙定义形成栅结构，自对准实现源漏。因此可以通过侧墙厚度，准确控制源漏区的位置，从而可以实现真正意义上的准SOI结构。本发明提出的方法工艺实现简单，与传统的CMOS工艺兼容，可控性好，易于可以实现真正的准SOI结构。
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公开(公告)号：CN118280925B
公开(公告)日：2025-03-18
申请号：CN202410434413.4
申请日：2024-04-11
Applicant: 北京大学 , 北京知识产权运营管理有限公司
Abstract: 本申请提供一种半导体器件的制备方法、半导体器件及电子设备，该半导体器件的制备方法包括：在衬底上形成有源结构；形成第一半导体结构；将第一半导体结构与第一载片晶圆键合并翻转；去除衬底，暴露第二有源结构；形成第二半导体结构；将第二半导体结构与第二载片晶圆键合并翻转；去除第一载片晶圆，暴露第一半导体结构；在第一半导体结构中，形成第一栅极结构；在第一源漏结构上形成第一源漏金属；在第一晶体管上形成第一金属互连结构；将第一金属互连结构与第三载片晶圆键合并翻转；去除第二载片晶圆，以暴露第二半导体结构；形成第二金属互连结构。该方法避免了在形成第二源漏结构时的较高工艺温度影响第一栅极结构和第一金属互连结构。
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公开(公告)号：CN118280925A
公开(公告)日：2024-07-02
申请号：CN202410434413.4
申请日：2024-04-11
Applicant: 北京大学 , 北京知识产权运营管理有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请提供一种半导体器件的制备方法、半导体器件及电子设备，该半导体器件的制备方法包括：在衬底上形成有源结构；形成第一半导体结构；将第一半导体结构与第一载片晶圆键合并翻转；去除衬底，暴露第二有源结构；形成第二半导体结构；将第二半导体结构与第二载片晶圆键合并翻转；去除第一载片晶圆，暴露第一半导体结构；在第一半导体结构中，形成第一栅极结构；在第一源漏结构上形成第一源漏金属；在第一晶体管上形成第一金属互连结构；将第一金属互连结构与第三载片晶圆键合并翻转；去除第二载片晶圆，以暴露第二半导体结构；形成第二金属互连结构。该方法避免了在形成第二源漏结构时的较高工艺温度影响第一栅极结构和第一金属互连结构。
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公开(公告)号：CN118248633A
公开(公告)日：2024-06-25
申请号：CN202410443039.4
申请日：2024-04-12
Applicant: 北京大学 , 北京知识产权运营管理有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管、器件及设备。其中，制备方法包括：在衬底上形成有源结构，有源结构包括第一有源结构和第二有源结构，第一有源结构相对于第二有源结构远离衬底；在衬底上形成浅沟槽隔离结构，并暴露第一有源结构；基于第一有源结构，形成第一晶体管；对第一晶体管进行倒片，并暴露第二有源结构；基于第二有源结构，形成第二晶体管；其中，在暴露第一有源结构之后，和/或，在暴露第二有源结构之后，形成半导体结构，半导体结构用于隔离第一晶体管与第二晶体管。
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Patent Agency Ranking
公开(公告)号：CN118116871A
公开(公告)日：2024-05-31
申请号：CN202410021910.1
申请日：2024-01-05
Applicant: 北京大学 , 北京知识产权运营管理有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管及电子设备，该方法包括：提供第一晶圆；通过前道工艺，基于第一晶圆，形成第一半导体结构，第一半导体结构包括有源结构、在有源结构上形成的伪栅结构以及基于有源结构的第一部分形成的第一源漏结构；将第一半导体结构与第一载片晶圆键合；对第一载片晶圆进行倒片，并暴露有源结构的第二部分；基于第二部分，形成第一晶体管以及第一晶体管的金属互连层；将第一晶体管的金属互连层与第二载片晶圆键合；对第二载片晶圆进行倒片并去除，以暴露第一半导体结构；通过后道工艺，基于第一半导体结构，形成第二晶体管以及第二晶体管的金属互连层。
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公开(公告)号：CN116755638A
公开(公告)日：2023-09-15
申请号：CN202311036241.7
申请日：2023-08-17
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G06F3/06
Abstract: 本发明提供了一种低资源消耗的面向忆阻器耐久性的磨损均衡方法，属于集成电路技术领域。本发明是将被频繁写入数据的存储空间块与未被频繁写入数据的存储空间块进行数据交换，使数据写入在整个存储空间上尽可能均匀，有助于缓解频繁读写带来的器件损坏的问题，提高RRAM阵列寿命。同时，该发明在不改变存储器整体架构的情况下，尽可能少的花费额外存储资源和算力，保证较低的面积与能量开销，具有广阔的应用前景。
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公开(公告)号：CN116632044A
公开(公告)日：2023-08-22
申请号：CN202310703045.4
申请日：2023-06-14
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: H01L29/10 , H01L21/336 , H01L29/16
Abstract: 本发明提供了一种隧穿场效应晶体管的制备方法，属于微纳电子学技术领域。本发明在基本的隧穿场效应晶体管结构的基础上，采用外延方法在衬底表面和栅叠层之间制备了一个具有和漏区或源区同样掺杂类型的中等浓度硅材料作为沟道区，从而降低或增大了隧穿场效应晶体管用于沟道反型的栅电压，进而降低或增大了隧穿场效应晶体管的开启电压。同时，沟道区的厚度较小，器件的衬底区主体仍然是轻掺杂的高阻硅，因此隧穿场效应晶体管的低关态电流优势得以保持。本发明可以与CMOS工艺兼容，可以用于未来大规模低功耗集成电路的集成。
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公开(公告)号：CN114665013A
公开(公告)日：2022-06-24
申请号：CN202210286847.5
申请日：2022-03-23
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: H01L45/00
Abstract: 本发明公开了一种具有环形侧壁的高一致性忆阻器及其制备方法。所述忆阻器包括衬底和位于衬底上的电极‑阻变层‑储氧层‑电极结构，其特征在于，所述储氧层带有环形侧壁，环形侧壁的材料相较于储氧层具有更高的电阻率。本发明通过常规CMOS工艺在功能层中形成环形侧壁，环形侧壁的存在能够在侧壁处阻断储氧层和周围氧化层之间的离子交换，从而提高储氧层氧空位浓度的一致性，进而改善器件的一致性。通过调整淀积的功能层材料厚度及合理控制环形侧壁的成分和宽度可以实现不同程度的改善效果，最终实现具有高一致性的忆阻器件。同时，本发明的器件具有低操作电压及制备工艺与传统CMOS工艺相兼容的优点，对于神经网络计算硬件的最终实现有着重要的意义。
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公开(公告)号：CN117278035A
公开(公告)日：2023-12-22
申请号：CN202311244469.5
申请日：2023-09-25
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本发明提供了一种面向忆阻器阵列的存内计算模拟数字转换电路，包括电流控制振荡器CCO、周期和相位信息处理单元、控制单元和查找表，利用CCO将输入电流大小转换为相位信息和周期信息，利用控制单元控制CCO振荡的时间、控制周期和相位信息处理单元的时序，利用周期和相位信息处理单元处理CCO产生的周期和相位信息，并通过查找表转换成正确的结果。本发明和现有方法中普遍使用的逐次逼近模拟数字转换器相比，无需使用面积较大的电容阵列，同样大小的芯片可以容纳更多的模数转换电路，可显著提高计算的并行度；能兼顾计算能效和数据处理速度，根据计算精度的需要，灵活调整输入和输出的比特数。
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