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公开(公告)号：CN119091944A
公开(公告)日：2024-12-06
申请号：CN202411150153.4
申请日：2024-08-21
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G11C13/00
Abstract: 本发明公开一种新型存储器的读取方法，属于半导体和CMOS混合集成电路技术领域。本发明新型存储器为非易失性存储器，包括CMOS晶体管与阻变存储器，阻变存储器的底电极连接CMOS晶体管的漏端，阻变存储器为四端操作型器件，所述新型存储器的读取操作具体包括如下步骤：1)在晶体管的漏端(BL)进行器件的电初始化(FORMING)与置位(SET)步骤，在晶体管的源端(SL)进行重置(RESET)操作；2)控制晶体管的栅极施加开启电压，在SL端施加读取电压Vread，在BL端读取电流。本发明通过采用与RESET同向的读取方案，在采用大读取电压的前提，提高电流差窗口，同时有效抑制读干扰。
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公开(公告)号：CN118714853A
公开(公告)日：2024-09-27
申请号：CN202410747550.3
申请日：2024-06-11
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种三维新型存储器阵列及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域，采用本发明可以实现三维1T1S1R阵列架构，从而能大幅度降低1S1R平面阵列对于选通管(Selector)非线性度的要求；并将1T1S1R阵列的存储密度提升到和目前NAND存储器相当的程度，远超过目前的1S1R阵列密度。
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公开(公告)号：CN116959528A
公开(公告)日：2023-10-27
申请号：CN202311141769.0
申请日：2023-09-06
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G11C13/00
Abstract: 本发明提供了一种面向多值忆阻器阵列的写‑校验电路及方法，属于微电子技术领域；本发明电路包括控制状态机、高电压通路和读出电路，通过写‑校验电路中控制状态机控制高电压通路和读出电路，实现对多值忆阻器阵列的写‑校验，写‑校验电路的读出电路中钳位放大器、钳位三极管和读出电阻组成的钳位电路使得可以读出具有更大开关比的器件的电导值，实现多值器件的精确读出；同时写‑校验方法中等待功能的引入，减少脉冲施加次数，降低弛豫时间对编程精度的影响，可以用更高的精度实现器件的编程。
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公开(公告)号：CN116779002A
公开(公告)日：2023-09-19
申请号：CN202310930704.8
申请日：2023-07-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明提供了一种基于1T1R阵列寄生电容的编程方法，属于半导体集成电路的存储器技术领域。本发明通过在阵列的每条源线(SL)和位线(BL)末端都连接了一个开关管，提出两种工作模式：写入数据“1”时对寄生电容进行充电，写入数据“0”时寄生电容放电。采用本发明能够防止写入过程中阵列单元过编程的问题。且针对不同的工艺和器件对应的写入高电平不同，通过连接开关管的方式，实现了线路的寄生电容可调，能够适用于不同的工艺水准和器件标准。
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公开(公告)号：CN116096223A
公开(公告)日：2023-05-09
申请号：CN202310379304.2
申请日：2023-04-11
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本发明公开了一种低操作电压高一致性忆阻器及其制备方法。所述忆阻器是在上下层电极之间设有掺氮缺陷层和功能层，所述掺氮缺陷层成分为MOxNy，其中M选自下列过渡金属元素中的一种或多种：Ta，Hf，Zn，Ni，Ti，W；1≤x≤2.5，0.01≤y≤0.5。本发明采用氧含量比例较高同时轻微掺杂氮的掺氮缺陷层，通过调整功能层材料厚度及合理控制其成分可以实现不同阻值和操作电压，最终实现了具有低操作电压的忆阻器件。本发明忆阻器的低操作电压特性和制备工艺与传统CMOS工艺相兼容的优点，对于存内计算硬件的最终实现有着重要的意义。
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Patent Agency Ranking
公开(公告)号：CN119212545A
公开(公告)日：2024-12-27
申请号：CN202411239090.X
申请日：2024-09-05
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开一种无源器件的制备方法，属于集成电路技术领域。本发明在硅衬底上生长隔离层；通过干法刻蚀形成底电极，其功函数>4.7eV；在底电极上沉积功能层NbOx薄膜，通过调控NbOx薄膜中的氧含量，NbOx薄膜的功函数在3.3eV～4.0eV之间；在功能层上形成顶电极，其功函数>4.7eV；实现功能层NbOx薄膜分别与底电极和顶电极接触电势差保持在1eV～1.8eV。本发明NbOx薄膜的能带与顶电极和底电极的能带匹配，实现forming‑free操作。本发明解决了选通器件初始化带来的可靠性问题，克服了现有技术中大操作电压增加外围电路设计复杂问题。
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公开(公告)号：CN117520261A
公开(公告)日：2024-02-06
申请号：CN202311579814.0
申请日：2023-11-24
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06F15/78
Abstract: 本发明公开了一种高能效存内计算电路，属于新型存内计算技术和集成电路架构设计领域。该存内计算电路包括2R阻变存储器存算阵列、行译码器与驱动电路、单斜型模数转换器电路以及移位加法器电路，在存内计算方面，差分权重的2R阵列结构使得矩阵‑向量乘法运算能够在电压域完成，即电压输入‑电压输出方案，避免了在阵列的BL上形成累加大电流,使得线电阻对计算结果的影响减弱，提高了输出精度；不需要引入电流运放，因此具备较低的输出电路复杂度；其输出电压在充分分压之后稳定输出，对外围电路设计的要求也更宽泛，可以采用较小尺寸的晶体管设计，极大程度降低外围电路带来的额外功率面积开销。
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公开(公告)号：CN119788266A
公开(公告)日：2025-04-08
申请号：CN202411867822.X
申请日：2024-12-18
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种基于Benes网络的1T1R阵列加密方法，属于半导体存储器技术领域。本发明在1T1R阵列的行上连接若干个Benes网络1，在1T1R阵列的列上连接若干个Benes网络2，所述Benes网1和Benes网络2的控制信号为秘钥，进行单独存储与传输，具体步骤包括：首先对1T1R阵列进行任意的行、列变换，以打乱存算一体芯片的内部数据，再使用Benes网1和Benes网络2对其输入和输出进行置换。本发明加密方法不改变权重分布，相较于传统的加密置换方式，具有占用面积小、功耗低的优势。此外，采用Benes网络避免引入新的计算误差，在加密过程中能够保持准确性与完整性。
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公开(公告)号：CN119486585A
公开(公告)日：2025-02-18
申请号：CN202411887698.3
申请日：2024-12-20
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种基于复合结构的多功能自选择忆阻器件的制备方法，属于半导体和CMOS混合集成电路技术领域。采用本发明制备得到的自选择忆阻器件兼具易失性和非易失性阻变性能，且可以通过改变电学操作条件实现易失性向非易失性的转变。该自选择忆阻器件工作在易失性区域时，保持了高一致性的自选择特性与短程可塑性能力；而在非易失性工作区域时，具有低功耗的优势及相对较大的可调区间，能够保持存储状态。本发明在数据存储和在线学习场景中具有广阔应用潜力，可以实现权值高效更新及提升存储性能。
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公开(公告)号：CN117850880A
公开(公告)日：2024-04-09
申请号：CN202410052428.4
申请日：2024-01-12
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开一种面向高误码率存储器的三级流水线BCH译码方法，属于集成电路技术领域。本发明将译码器进行三级流水线切割，切割为伴随式生成电路、差错方程生成电路、钱氏搜索电路，其得到差错方程的代数结构并未改变，而整个译码器的译码频率得到了成倍数的增加。采用本发明提高了译码频率，增加了译码器适用系统的范围。
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