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公开(公告)号：CN102760486A
公开(公告)日：2012-10-31
申请号：CN201210254347.X
申请日：2012-07-20
Applicant: 北京大学
IPC: G11C11/413
Abstract: 本发明公开了一种SRAM存储单元，涉及计算机存储技术领域，包括：单元选中电路及与所述单元选中模块连接的存储电路，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。本发明还公开了一种由上述SRAM存储单元组成的存储阵列。本发明通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了SRAM电路设计的复杂度。
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公开(公告)号：CN102722351A
公开(公告)日：2012-10-10
申请号：CN201210175434.6
申请日：2012-05-30
Applicant: 北京大学
IPC: G06F7/52
Abstract: 本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。
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公开(公告)号：CN102684679A
公开(公告)日：2012-09-19
申请号：CN201210182742.1
申请日：2012-06-05
Applicant: 北京大学
IPC: H03K19/094
Abstract: 本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2。其实现DDPL到CMOS转换的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。
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公开(公告)号：CN102684677A
公开(公告)日：2012-09-19
申请号：CN201210180533.3
申请日：2012-06-01
Applicant: 北京大学
IPC: H03K19/0175
Abstract: 本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输入转换器，其在传统动态反相器电路的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管，用来在求值阶段到来Δ时间后，对节点M和N进行充电。也就是说，在时钟低电平刚到时，M和N会根据数据信号A的不同，其中一个被充电到高电平。而经过Δ时间之后，M和N都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比现有转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。
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公开(公告)号：CN102157195A
公开(公告)日：2011-08-17
申请号：CN201110115338.8
申请日：2011-05-05
Applicant: 北京大学
IPC: G11C11/413
Abstract: 本发明公开了一种低电压静态随机存储器单元、存储器和写操作方法，涉及存储器领域。该低电压静态随机存储器单元包括写字线、读位线、读字线、第一写位线、第二写位线、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的栅极连接读字线，其源极连接读位线，其漏极连接节点n0；mn1的栅极连接节点q，其源极连接节点n0，其漏极连接第二写位线；mn2的栅极连接节点qb，其源极连接第一写位线，其漏极连接节点n0；mn3的栅极连接写字线，其源极连接节点qbt，其漏极连接节点n0。该低电压静态随机存储器单元，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。
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