公开(公告)号：CN106339531B

公开(公告)日：2019-07-12

申请号：CN201610676527.5

申请日：2016-08-16

Applicant: 北京控制工程研究所

Inventor： 夏冰冰 ,  周凯 ,  高瑛珂 ,  吴军 ,  刘鸿瑾 ,  孙强 ,  刘波 ,  吴一帆

IPC: G06F17/50

Abstract: 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。

公开(公告)号：CN105024687B

公开(公告)日：2019-06-18

申请号：CN201510424158.6

申请日：2015-07-17

Applicant: 北京控制工程研究所

Inventor： 夏冰冰 ,  吴军 ,  刘鸿瑾 ,  孙强 ,  杨桦 ,  吴一帆

IPC: H03K19/0944

Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。

公开(公告)号：CN106844281A

公开(公告)日：2017-06-13

申请号：CN201611045933.8

申请日：2016-11-22

Applicant: 北京控制工程研究所

Inventor： 吴军 ,  梁洁玫 ,  吴一帆 ,  杨桦 ,  刘波 ,  夏冰冰 ,  高瑛珂 ,  刘鸿瑾 ,  龚健 ,  姜宏 ,  郭兵 ,  许娜

IPC: G06F15/76

CPC classification number: G06F15/76 ,  G06F2015/765

Abstract: 一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，具有较好的使用价值。

公开(公告)号：CN102541623B

公开(公告)日：2015-02-11

申请号：CN201110433239.4

申请日：2011-12-20

Applicant: 北京控制工程研究所

Inventor： 乔磊 ,  吴军 ,  吴一帆 ,  杨桦 ,  彭飞 ,  刘鸿瑾

IPC: G06F9/455

Abstract: 一种嵌入式处理器的存储空间模拟方法，提供了嵌入式处理器的存储空间模拟方法。该方法可以模拟嵌入式处理器的完整存储空间，通过采用分页的方式来模拟大容量的完整存储空间，在分页机制下，只模拟程序中真正使用到的那部分存储空间，从而节省了模拟所需的空间开销；本方明针对不同的地址范围，采用静态模拟和动态模拟相结合的混合模拟方法，实现了一种效率高、开销低的大容量存储空间模拟机制。

公开(公告)号：CN106339531A

公开(公告)日：2017-01-18

申请号：CN201610676527.5

申请日：2016-08-16

Applicant: 北京控制工程研究所

Inventor： 夏冰冰 ,  周凯 ,  高瑛珂 ,  吴军 ,  刘鸿瑾 ,  孙强 ,  刘波 ,  吴一帆

IPC: G06F17/50

CPC classification number: G06F17/5027

Abstract: 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。

公开(公告)号：CN105141291A

公开(公告)日：2015-12-09

申请号：CN201510346149.X

申请日：2015-06-19

Applicant: 北京控制工程研究所

Inventor： 夏冰冰 ,  孙强 ,  吴军 ,  刘鸿瑾 ,  杨桦 ,  吴一帆

IPC: H03K3/02

Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。