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公开(公告)号：CN101482856A
公开(公告)日：2009-07-15
申请号：CN200910028015.8
申请日：2009-01-05
Applicant: 东南大学
IPC: G06F13/42
Abstract: 基于现场可编程门阵列的串并行协议转换装置能将音频数据的数字音频设备总线(I2S)串行协议与同步动态随机存储器(SDRAM)的并行协议经行转换。能将多媒体数字信号编解码器(CODEC)芯片采集到的串行数据输入FPGA芯片，经过芯片中各个模块的处理后，将串行数据转换为并行数据，输出到语音处理芯片(MCU)。同时将MCU芯片的并行数据输入到FPGA芯片，转化为串行信号后输出到CODEC芯片。本发明用硬件实现了串/并数据的相互转换，解决了在音频数据采集过程中数据传输的问题，降低了语音处理芯片(MCU)的负荷，同时还提高了系统整体的可靠性。
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公开(公告)号：CN103916236B
公开(公告)日：2017-02-15
申请号：CN201410172447.7
申请日：2014-04-25
Applicant: 东南大学
IPC: H04L9/06
Abstract: 本发明提出了一种面向AES算法的抗功耗攻击方法及其电路实现，其基本原理在于在AES算法电路中添加控制模块和冗余寄存器。AES算法根据控制模块产生的标志位，选择每一轮中间计算数据存储的寄存器位置，使得每一轮加密操作的中间数据交替存储在不同的寄存器中，有效的隐藏了AES算法中间数据的汉明距离，使得AES算法抵抗基于汉明距离模型的功耗分析攻击。本方法具有灵活性高，面积代价小，抗功耗攻击能力强等特点，为设计安全芯片提供了很好的解决方案。
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公开(公告)号：CN103019876B
公开(公告)日：2015-07-01
申请号：CN201210574735.6
申请日：2012-12-26
Applicant: 东南大学
Abstract: 本发明公开一种面向CPU流水线的错误恢复电路，包括片上监测电路（1）、错误信号统计模块（2）、电压频率控制模块（3）、错误恢复控制模块（4）、原地错误恢复模块（5）和上层错误恢复模块（6），所述片上监测电路（1）集成在具有N级流水线结构的CPU内核的前N-1级流水线的各级流水线末端，监测工作电路每个时钟周期的时序信息，其中N是大于等于3且小于20的正整数。本发明提供了对具有N级流水线的CPU内核的在线时序监测，寻找电路的最低可能工作电压，减小在设计阶段为电路预留的工作电压余量，从而大幅度降低电路功耗，地提高电路的能效。
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公开(公告)号：CN103618002A
公开(公告)日：2014-03-05
申请号：CN201310496804.0
申请日：2013-10-22
Applicant: 东南大学
IPC: H01L29/739 , H01L29/06
CPC classification number: H01L29/7395 , H01L29/0603
Abstract: 一种P型绝缘栅双极型晶体管，包括：兼做集电区的N型掺杂硅衬底，在N型掺杂硅衬底下方设有集电极金属，在N型掺杂硅衬底上方依次设有P型掺杂硅缓冲层和P型轻掺杂硅外延层，在P型轻掺杂硅外延层内设有和N型柱，在N型掺杂半导体区中设有P型和N型重掺杂半导体区，在N型柱中设有N型重掺杂半导体区，在N型柱和P型轻掺杂硅外延层之间设有介质层，在P型轻掺杂硅外延层上方依次设有栅氧化层和多晶硅栅，且多晶硅栅始于介质层的上方并止于与介质层相邻的P型重掺杂半导体区的上方，在多晶硅栅上方依次设有氧化层和发射极金属，且P型和N型重掺杂半导体区均与发射极金属电连接。
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公开(公告)号：CN103560668A
公开(公告)日：2014-02-05
申请号：CN201310560994.8
申请日：2013-11-12
Applicant: 东南大学
IPC: H02M3/157
Abstract: 一种单电感双输出变换器中实现次级开关100%占空比输出的方法，主环采用峰值电流环模式，次环采用电压环模式，次环中包括误差放大器、比较器及驱动和死区控制电路，变换器两路输出电压的差模信号输入到次环误差放大器的反相输入端，次环误差放大器的同相输入端连接参考电压值VREF2，次环误差放大器的输出电压VC连接次环比较器的反相输入端，次环比较器的同相输入端连接斜坡电压Vramp，通过次环误差放大器的输出电压值与斜坡电压Vramp经过次环比较器比较，输出次级占空比信号，经过驱动和死区控制电路来控制次级开关的导通和关断，由此控制电感电流在变换器两路输出上的分配，其特征在于：在次环比较器的同相输入端原有斜坡电压信号Vramp上叠加直流电压VREF0，实现次级开关100%占空比输出。
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Patent Agency Ranking
公开(公告)号：CN103530474A
公开(公告)日：2014-01-22
申请号：CN201310513475.6
申请日：2013-10-25
Applicant: 东南大学
IPC: G06F17/50
Abstract: 本发明公开了一种面向AES算法电路的差分功耗攻击测试方法，AES算法是一种广泛应用的分组对称密码算法，本发明对AES密码算法电路在设计阶段进行功耗攻击测试时，对功耗样本的获取及处理步骤如下:（1）功能仿真及功耗样本获取（2）功耗样本预处理（3）假设功耗样本获取（4）相关系数的计算和攻击结果分析。本发明仅采样有变化的功耗点，节省大量功耗样本数据，大幅降低功耗攻击计算量，具有评估效率高、速度快的优点，更重要的是，能够在电路设计阶段进行功耗攻击测试，从而提前评估密码电路的抗攻击能力，降低AES电路的流片风险。
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公开(公告)号：CN102195638A
公开(公告)日：2011-09-21
申请号：CN201110074899.8
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种低延时数字时钟分频方法，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。
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公开(公告)号：CN103618002B
公开(公告)日：2016-08-17
申请号：CN201310496804.0
申请日：2013-10-22
Applicant: 东南大学
IPC: H01L29/739 , H01L29/06
Abstract: 一种P型绝缘栅双极型晶体管，包括：兼做集电区的N型掺杂硅衬底，在N型掺杂硅衬底下方设有集电极金属，在N型掺杂硅衬底上方依次设有P型掺杂硅缓冲层和P型轻掺杂硅外延层，在P型轻掺杂硅外延层内设有和N型柱，在N型掺杂半导体区中设有P型和N型重掺杂半导体区，在N型柱中设有N型重掺杂半导体区，在N型柱和P型轻掺杂硅外延层之间设有介质层，在P型轻掺杂硅外延层上方依次设有栅氧化层和多晶硅栅，且多晶硅栅始于介质层的上方并止于与介质层相邻的P型重掺杂半导体区的上方，在多晶硅栅上方依次设有氧化层和发射极金属，且P型和N型重掺杂半导体区均与发射极金属电连接。
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公开(公告)号：CN103646219B
公开(公告)日：2016-03-30
申请号：CN201310633020.8
申请日：2013-11-29
Applicant: 东南大学
Abstract: 本发明公开了一种基于神经网络功耗预测的功耗补偿抗攻击电路及控制方法，所述电路由实现加解密算法功能的加解密模块、功耗补偿电路和神经网络预测模块构成，所述方法采用具有自适应学习能力的神经网络算法构建功耗预测模型，对密码电路工作时进行功耗预测，并建立可配置的功耗补偿电路，根据功耗预测结果控制补偿电路进行相应的功能配置，使整体电路的功耗趋于恒定值，该值不随密钥和所处理数据的改变而改变，使攻击者无从获取与密钥信息的相关性，因而可以有效抵御功耗攻击。
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