公开(公告)号：CN114155899A

公开(公告)日：2022-03-08

申请号：CN202110957396.9

申请日：2021-08-19

Applicant: 三星电子株式会社

Inventor： 韩龟渊 ,  姜振圭 ,  李来泳 ,  朴世准 ,  李载德

IPC: G11C16/08 ,  G11C16/20 ,  G11C16/24 ,  G11C16/30 ,  G11C5/14

Abstract: 一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向多条位线中的至少一条提供位线电压；控制逻辑电路，被配置为调整公共源极线电压和位线电压；以及通道初始化电路，其中所述通道初始化电路针对初始化脉冲来设置公共源极线电压和位线电压，并且所述通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向多条字线中的至少两条施加读电压。

公开(公告)号：CN112786617A

公开(公告)日：2021-05-11

申请号：CN202011235699.1

申请日：2020-11-06

Applicant: 三星电子株式会社

Inventor： 李载德 ,  尹壮根 ,  权东辉

IPC: H01L27/11582 ,  H01L27/11565

Abstract: 公开了一种半导体器件包括：第一堆叠结构和第二堆叠结构，在衬底上彼此间隔开；以及多个分离结构和多个竖直存储结构，沿与衬底的上表面平行的第一方向交替地布置在第一堆叠结构和第二堆叠结构之间。第一堆叠结构和第二堆叠结构中的每一个包括交替地重复堆叠在下部结构上的多个层间绝缘层和多个栅极层。竖直存储结构中的每一个包括面向第一堆叠结构的第一数据存储结构和面向第二堆叠结构的第二数据存储结构。第一堆叠结构和第二堆叠结构的面向竖直存储结构的侧表面在平面图中是凹的。

公开(公告)号：CN105244351B

公开(公告)日：2019-11-26

申请号：CN201510386546.X

申请日：2015-06-30

Applicant: 三星电子株式会社

Inventor： 李到显 ,  李宰求 ,  权永振 ,  朴泳雨 ,  李载德

IPC: H01L27/11582 ,  H01L29/10 ,  H01L27/1157 ,  H01L29/792

Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。

公开(公告)号：CN108695339A

公开(公告)日：2018-10-23

申请号：CN201810311074.5

申请日：2018-04-09

Applicant: 三星电子株式会社

Inventor： 李昭贤 ,  沈善一 ,  李载德 ,  张在薰 ,  韩智勋

IPC: H01L27/11582

Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。

公开(公告)号：CN101740127A

公开(公告)日：2010-06-16

申请号：CN200910206438.4

申请日：2009-11-12

Applicant: 三星电子株式会社

Inventor： 李载德 ,  郑舜文 ,  崔正达

IPC: G11C16/10

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/3418 ,  G11C16/3427

Abstract: 一种非易失性存储器件的编程方法，包括：根据要被编程的数据来浮置被选择存储单元的沟道；以及驱动被选择存储单元和未选择存储单元的字线，以在被选择存储单元和未选择存储单元之间产生栅致漏极泄漏

公开(公告)号：CN111816660B

公开(公告)日：2025-01-24

申请号：CN202010272722.8

申请日：2020-04-09

Applicant: 三星电子株式会社

Inventor： 姜振圭 ,  张佑在 ,  李昌燮 ,  朴世准 ,  李载德 ,  李正勋

IPC: H10B43/35 ,  H10B43/40 ,  H10B43/27

Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。

公开(公告)号：CN109841686B

公开(公告)日：2024-12-17

申请号：CN201811424893.7

申请日：2018-11-27

Applicant: 三星电子株式会社

Inventor： 李成润 ,  张在薰 ,  李载德 ,  李俊熙 ,  郑煐陈

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 竖直型半导体装置包括：绝缘图案，其位于衬底上并且在与衬底的顶表面垂直的第一方向上彼此间隔开；沟道结构，其位于衬底上并且穿透绝缘图案；第一导电图案，其部分地填充在第一方向上彼此相邻的绝缘图案与沟道结构之间的间隙，并且在其表面中具有狭缝，狭缝在与衬底的顶表面平行的方向上延伸；以及，第二导电图案，其位于间隙中的第一导电图案上并填充狭缝。

公开(公告)号：CN113948529A

公开(公告)日：2022-01-18

申请号：CN202110796387.6

申请日：2021-07-14

Applicant: 三星电子株式会社

Inventor： 张炳哲 ,  朴尚容 ,  李载德

IPC: H01L27/11582 ,  H01L27/11568 ,  H01L27/11573

Abstract: 一种半导体存储器装置，包括：堆叠结构，其包括衬底上的多条堆叠的导电线；以及竖直结构，其包括竖直绝缘图案和沿着竖直绝缘图案的侧壁延伸的沟道膜，并且穿过堆叠结构，其中，竖直绝缘图案包括内部区域和外部区域，竖直绝缘图案的外部区域放置在沟道膜与竖直绝缘图案的内部区域之间，并且竖直绝缘图案的外部区域包括扩散金属。

公开(公告)号：CN112349721A

公开(公告)日：2021-02-09

申请号：CN202010573204.X

申请日：2020-06-22

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  罗炫锡 ,  李载德

IPC: H01L27/11519 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种集成电路装置，包括：多条导电线，其在与衬底的主表面平行的水平方向上延伸，并且在衬底上在与主表面垂直的竖直方向上彼此叠置；多个绝缘层，其各自位于多条导电线中的两条相邻的导电线之间，以在水平方向上延伸；沟道层，其在穿过多条导电线和多个绝缘层的沟道孔中在竖直方向上延伸；以及多个外部阻挡电介质层，其位于多条导电线中的至少一些导电线与沟道层之间，其中，多个外部阻挡电介质层中的每一个在水平方向上的宽度朝向主表面增大。

公开(公告)号：CN111725219A

公开(公告)日：2020-09-29

申请号：CN202010169393.4

申请日：2020-03-12

Applicant: 三星电子株式会社

Inventor： 朴世准 ,  李载德 ,  张在薰 ,  姜振圭 ,  洪昇完 ,  洪玉千

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11578

Abstract: 一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的电极和绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案和在半导体图案与电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层具有在半导体图案和每个电极之间的单元区域以及在半导体图案和每个绝缘层之间的单元分隔区域。单元区域的电荷存储层的一部分与隧道绝缘层物理接触。填充绝缘层在半导体图案和单元区域的电荷存储层的其余部分之间。