公开(公告)号：CN113437020B

公开(公告)日：2024-04-05

申请号：CN202110577222.X

申请日：2019-05-09

Applicant: 三星电子株式会社

Inventor： 朴志云 ,  李珍秀 ,  丁炯硕

IPC: H01L21/82 ,  H01L27/06 ,  H01L27/13

Abstract: 本发明提供一种制造半导体器件的方法，该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层，其中在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。

公开(公告)号：CN114256262A

公开(公告)日：2022-03-29

申请号：CN202111105617.6

申请日：2021-09-22

Applicant: 三星电子株式会社

Inventor： 李珍秀 ,  蔡弘植 ,  金润洙 ,  金泰均 ,  曹仑廷

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 本发明提供一种半导体器件，该半导体器件包括：多个半导体图案，在第一方向上间隔开；多个模制绝缘层，在所述多个半导体图案之间；多个硅化物图案，接触所述多个半导体图案；以及多个第一金属导电膜，在所述多个模制绝缘层之间并连接到相应的硅化物图案，其中每个硅化物图案包括面对半导体图案的第一侧壁和面对第一金属导电膜的第二侧壁，硅化物图案的第一侧壁和硅化物图案的第二侧壁在第一方向上延伸，硅化物图案的第一侧壁和硅化物图案的第二侧壁是弯曲表面。

公开(公告)号：CN111009490A

公开(公告)日：2020-04-14

申请号：CN201910383561.7

申请日：2019-05-09

Applicant: 三星电子株式会社

Inventor： 朴志云 ,  李珍秀 ,  丁炯硕

IPC: H01L21/768 ,  H01L23/522

Abstract: 本发明提供一种制造半导体器件的方法，该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层，其中在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。

公开(公告)号：CN111009490B

公开(公告)日：2024-03-29

申请号：CN201910383561.7

申请日：2019-05-09

Applicant: 三星电子株式会社

Inventor： 朴志云 ,  李珍秀 ,  丁炯硕

IPC: H01L21/768 ,  H01L23/522

Abstract: 本发明提供一种制造半导体器件的方法，该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层，其中在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。

公开(公告)号：CN116801712A

公开(公告)日：2023-09-22

申请号：CN202211221574.2

申请日：2022-10-08

Applicant: 三星电子株式会社

Inventor： 姜埈求 ,  李珍秀

IPC: H10N97/00

Abstract: 提供了一种半导体装置。所述半导体装置包括：下结构；下电极，在下结构上；介电层，在下电极上；以及上电极，在介电层上，其中，下电极包括弯曲减小层和在弯曲减小层与介电层之间的介电常数增大层，介电常数增大层被构造为增大介电层的介电常数，并且弯曲减小层的弹性模量大于介电常数增大层的弹性模量。

公开(公告)号：CN116583104A

公开(公告)日：2023-08-11

申请号：CN202310045236.6

申请日：2023-01-30

Applicant: 三星电子株式会社

Inventor： 蔡弘植 ,  金泰均 ,  李珍秀 ,  林义郞 ,  林汉镇 ,  丁炯硕

IPC: H10B12/00

Abstract: 一种半导体装置包括：衬底；接触插塞，其位于衬底上；下电极，其电连接到接触插塞，并且包括顺序地堆叠的第一电极层、第一缓冲层和第二电极层；第一支撑层，其与下电极的上表面接触并且被设置为与下电极的至少一部分重叠，第一支撑层在平行于衬底的上表面的方向上延伸；电介质层，其设置在下电极和第一支撑层上；以及上电极，其设置在电介质层上。下电极包括：第一区域，其与第一支撑层重叠并且具有第一高度；以及第二区域，其不与第一支撑层重叠，并且具有低于第一高度的第二高度。

公开(公告)号：CN116456720A

公开(公告)日：2023-07-18

申请号：CN202210978573.6

申请日：2022-08-16

Applicant: 三星电子株式会社

Inventor： 赵基熙 ,  安相赫 ,  李炫锡 ,  姜埈求 ,  李珍秀 ,  蔡弘植

IPC: H10B12/00

Abstract: 提供了一种半导体装置，所述半导体装置包括：底电极，位于基底上；支撑图案，位于底电极与相邻底电极之间；顶电极，覆盖底电极和支撑图案；以及介电层，位于底电极与顶电极之间，并且位于支撑图案与顶电极之间。底电极可以包括包含缝隙的第一部分和位于第一部分上的第二部分，第二部分的顶端可以设置在比支撑图案的上表面低的高度处，并且第二部分的底端的一部分可以暴露于缝隙。

公开(公告)号：CN114068812A

公开(公告)日：2022-02-18

申请号：CN202110837411.6

申请日：2021-07-23

Applicant: 三星电子株式会社

Inventor： 赵基熙 ,  姜相列 ,  姜埈求 ,  金泰均 ,  朴志云 ,  安相赫 ,  李珍秀 ,  李炫锡 ,  蔡弘植

IPC: H01L49/02 ,  H01L27/108

Abstract: 一种半导体装置及其制造方法，所述装置包括：半导体衬底上的多个下电极；支承图案，其在下电极的侧部连接下电极；以及电介质层，其覆盖下电极和支承图案，其中：每一个下电极包括：支柱部分，其在垂直于半导体衬底的顶表面的竖直方向上延伸；以及突起，其从支柱部分的侧壁突出，以接触支承图案，支柱部分包括导电材料，突起与支柱部分包括相同的导电材料，并且进一步掺有杂质。

公开(公告)号：CN113437020A

公开(公告)日：2021-09-24

申请号：CN202110577222.X

申请日：2019-05-09

Applicant: 三星电子株式会社

Inventor： 朴志云 ,  李珍秀 ,  丁炯硕

IPC: H01L21/82 ,  H01L27/06 ,  H01L27/13

Abstract: 本发明提供一种制造半导体器件的方法，该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层，其中在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。