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公开(公告)号：CN110310993B
公开(公告)日：2023-09-26
申请号：CN201910216931.8
申请日：2019-03-21
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/24 , H10B69/00
Abstract: 提供了半导体装置及其形成方法。所述半导体装置可以包括半导体基底以及位于半导体基底中的有源区域，其中，有源区域可以包括具有氧的可变原子浓度的氧化物半导体材料。第一源/漏区可以位于有源区域中，其中，第一源/漏区可以具有氧化物半导体材料中的氧的第一原子浓度。第二源/漏区可以位于与第一源/漏区分隔开的有源区域中，沟道区域可以位于第一源/漏区与第二源/漏区之间，其中，沟道区域可以具有氧化物半导体材料中的氧的第二原子浓度，氧的第二原子浓度低于氧的第一原子浓度。栅电极可以位于沟道区域上并且可以在第一源/漏区与第二源/漏区之间延伸。
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公开(公告)号：CN115966464A
公开(公告)日：2023-04-14
申请号：CN202211226835.X
申请日：2022-10-09
Applicant: 三星电子株式会社
IPC: H01L21/311 , H01L21/3213 , H01L21/033 , H01L21/768
Abstract: 形成半导体器件的方法可以包括：设置衬底，层形成在衬底上；在层上形成下硬掩模层，下硬掩模层包括硅；在下硬掩模层上形成上硬掩模图案，上硬掩模图案包括氧化物；通过使用上硬掩模图案作为蚀刻掩模并且使用包括基于金属氯化物的第一气体和基于氮化物的第二气体的蚀刻气体蚀刻下硬掩模层，形成下硬掩模图案；以及通过使用下硬掩模图案作为蚀刻掩模蚀刻材料层，在层中形成多个接触孔。
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公开(公告)号：CN115802755A
公开(公告)日：2023-03-14
申请号：CN202210807591.8
申请日：2022-07-08
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件，分别设置在竖直相邻的层间介电图案之间。半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。
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公开(公告)号：CN118265443A
公开(公告)日：2024-06-28
申请号：CN202311690075.2
申请日：2023-12-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，包括具有存储单元区域的衬底、以及在衬底的存储单元区域中的多个电容器结构，多个电容器结构中的每一个包括下电极、电容器介电层和上电极，其中，下电极包括第一下电极、在第一下电极上方的第二下电极、以及将第一下电极的顶端连接到第二下电极的底端的连接下电极，其中，上电极包括在水平方向上与连接下电极重叠的弯曲上电极，并且该弯曲上电极包括弯曲部分。
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公开(公告)号：CN117641896A
公开(公告)日：2024-03-01
申请号：CN202311051634.5
申请日：2023-08-21
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种集成电路器件包括：衬底，所述衬底具有限定在其中的多个有源区；第一字线结构，所述第一字线结构包括第一字线、围绕所述第一字线的第一栅极电介质膜和围绕所述第一栅极电介质膜的氧化物半导体沟道层，所述第一字线结构掩埋在所述衬底中，并且与所述多个有源区中的第一有源区交叉；第二字线结构，所述第二字线结构包括第二字线和围绕所述第二字线的第二栅极电介质膜，所述第二字线结构掩埋在所述衬底中并与所述第一字线结构分离，并且与所述第一有源区交叉；直接接触，所述直接接触部分地穿过所述第一有源区和所述第一字线结构并且接触所述氧化物半导体沟道层；以及位线，所述位线接触所述直接接触。
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Patent Agency Ranking
公开(公告)号：CN117637714A
公开(公告)日：2024-03-01
申请号：CN202310855953.5
申请日：2023-07-12
Applicant: 三星电子株式会社
Abstract: 一种集成电路器件可以包括：导电区域，所述导电区域位于衬底上；第一电极，所述第一电极位于所述衬底上并且连接到所述导电区域，所述第一电极在横向方向上的宽度朝向所述衬底逐渐增大；第二电极，所述第二电极位于所述衬底上，所述第二电极包括硅锗膜，所述硅锗膜围绕所述第一电极；以及电介质膜，所述电介质膜位于所述第一电极和所述第二电极之间。所述硅锗膜的成分的含量可以根据与所述衬底的距离改变。
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公开(公告)号：CN116782638A
公开(公告)日：2023-09-19
申请号：CN202310221709.3
申请日：2023-03-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体存储器件及制造其的方法。所述半导体存储器件包括：衬底；接触电极，在第一方向上延伸，每个所述接触电极包括具有第一厚度的连接部和具有第二厚度的着陆部；最上面的接触电极，位于所述接触电极上方，接触电极在所述第一方向上比所述最上面的接触电极长并且限定台阶结构；晶体管主体，在第二方向上延伸，并且具有在第二方向上顺序排列的第一源极/漏极区、单晶沟道层和第二源极/漏极区，单晶沟道层连接到对应的所述接触电极；下电极层，连接到每个所述晶体管主体的所述第二源极/漏极区；电容器电介质层，覆盖所述下电极层并具有均匀的厚度；以及上电极层，与下电极层通过电容器电介质层分离。
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公开(公告)号：CN116406166A
公开(公告)日：2023-07-07
申请号：CN202211400112.7
申请日：2022-11-09
Applicant: 三星电子株式会社
IPC: H10B99/00
Abstract: 提供了一种制造半导体存储器件的方法。该方法可以包括：在包括有源部分的半导体衬底上形成缓冲绝缘层；在缓冲绝缘层上形成位线结构；在每个位线结构的侧表面上形成位线间隔物；将缓冲绝缘层图案化以形成在第一方向上延伸的间隙区域，该间隙区域形成在位线结构之间并暴露有源部分的一部分；形成保护氧化物层以覆盖有源部分的通过间隙区域暴露的所述一部分；形成模制层以填充其中形成有保护氧化物层的间隙区域；分别在每个间隙区域中形成彼此间隔开的模制图案；在每个间隙区域中和模制图案之间形成围栏图案；去除模制图案以形成暴露保护氧化物层的接触区域；去除保护氧化物层；以及在接触区域中形成掩埋接触图案以接触有源部分的所述一部分。
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公开(公告)号：CN116390479A
公开(公告)日：2023-07-04
申请号：CN202211678710.0
申请日：2022-12-26
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L21/768
Abstract: 一种制作半导体器件的方法包括：在衬底的第一区域和第二区域上形成绝缘层和外围结构，在所述绝缘层和所述外围结构上形成第一掩膜层和第二掩膜层，图案化所述第一掩膜层和第二掩膜层以在所述第一区域和所述第二区域上形成第一掩膜结构和第二掩膜结构，使用所述第一掩膜结构和所述第二掩膜结构作为蚀刻掩膜蚀刻所述绝缘层以形成绝缘图案，在所述第一区域上在相邻绝缘图案之间的空间中形成牺牲层，通过干蚀刻工艺去除所述第一区域上的所述第二掩膜图案，在去除在所述第一区域上的所述第二掩膜图案之后，在所述第二区域上的所述第二掩膜层的表面上形成抗氧化层，以及通过湿蚀刻工艺去除具有所述抗氧化层的所述第二掩膜层。
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公开(公告)号：CN116266989A
公开(公告)日：2023-06-20
申请号：CN202211525178.9
申请日：2022-11-30
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：衬底；存储节点接触，位于所述衬底上；下电极结构，位于所述存储节点接触上；支撑结构，位于所述下电极结构的外侧表面上并且将相邻的下电极结构彼此连接；电介质层，位于所述下电极结构和所述支撑结构上；以及上电极结构，位于所述电介质层上，其中，所述下电极结构均包括：柱部分，与所述存储节点接触接触；以及筒部分，位于所述柱部分上，所述柱部分包括：第一下电极层，具有筒形形状并且具有下表面和侧表面；以及第一部分，至少覆盖所述第一下电极层的内壁，并且所述筒部分包括从所述第一部分延伸并且覆盖所述第一下电极层的上端的第二部分。
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