公开(公告)号：CN107919362B

公开(公告)日：2023-05-02

申请号：CN201710863071.8

申请日：2017-09-21

Applicant: 三星电子株式会社

Inventor： 金成吉 ,  崔至薰 ,  金东谦 ,  卢镇台 ,  金智美 ,  金泓奭 ,  南泌旭 ,  安宰永

IPC: H10B43/10 ,  H10B43/35 ,  H10B43/20

Abstract: 一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底的顶部突出；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。

公开(公告)号：CN113782541A

公开(公告)日：2021-12-10

申请号：CN202110641031.5

申请日：2021-06-09

Applicant: 三星电子株式会社

Inventor： 姜相敏 ,  H.杨 ,  崔至薰

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 一种垂直存储器件包括：在衬底上的沟道，沟道在垂直于衬底的上表面的垂直方向上延伸；在沟道的外侧壁上的电荷存储结构，电荷存储结构包括在平行于衬底的上表面的水平方向上顺序堆叠的隧道绝缘图案、电荷存储图案和第一阻挡图案；以及在衬底上在该垂直方向上彼此间隔开的栅电极，每个栅电极围绕电荷存储结构。第一阻挡图案包括含有卤素元素的硅氧化物，包括在第一阻挡图案中的卤素元素的浓度从第一阻挡图案的面对栅电极中的相应栅电极的外侧壁朝向第一阻挡图案的面对电荷存储图案的内侧壁降低。

公开(公告)号：CN112349727A

公开(公告)日：2021-02-09

申请号：CN202010418938.0

申请日：2020-05-18

Applicant: 三星电子株式会社

Inventor： 金廷奂 ,  金成吉 ,  金东谦 ,  金智美 ,  崔至薰

IPC: H01L27/11568 ,  H01L27/11578 ,  H01L27/11582

Abstract: 公开了一种三维半导体存储器装置。所述装置可以包括：衬底上的第一源导电图案，其包括包含第一晶粒的多晶材料，衬底可以包括包含第二晶粒的多晶材料，第一晶粒的粒度小于第二晶粒的粒度；堆叠件，其包括多个栅电极，所述多个栅极堆叠在第一源导电图案上；以及竖直沟道部分，其穿透堆叠件和第一源导电图案，并且竖直沟道部分与第一源导电图案的侧表面接触。

公开(公告)号：CN108735748A

公开(公告)日：2018-11-02

申请号：CN201810374094.7

申请日：2018-04-24

Applicant: 三星电子株式会社

Inventor： 崔至薰 ,  金成吉 ,  金智美 ,  金泓奭 ,  南泌旭 ,  安宰永

IPC: H01L27/115 ,  H01L27/11551

Abstract: 一种三维半导体器件包括：顺序堆叠在基板上的栅电极；穿过栅电极并且连接到基板的沟道结构；绝缘间隙填充图案，提供在沟道结构内并且当在俯视图中看时被沟道结构围绕；以及导电图案，在绝缘间隙填充图案上。绝缘间隙填充图案的至少一部分被接收在导电图案中，并且导电图案的至少一部分插设在绝缘间隙填充图案的所述至少一部分和沟道结构之间。

公开(公告)号：CN107946307B

公开(公告)日：2023-12-12

申请号：CN201710597611.2

申请日：2017-07-20

Applicant: 三星电子株式会社

Inventor： 崔至薰 ,  金成吉 ,  金智美 ,  金重浩 ,  金泓奭 ,  南泌旭 ,  安宰永 ,  林汉镇

IPC: H10B41/27 ,  H10B41/35 ,  H10B43/27 ,  H10B43/35

Abstract: 一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。

公开(公告)号：CN109216365B

公开(公告)日：2023-10-17

申请号：CN201810729739.4

申请日：2018-07-05

Applicant: 三星电子株式会社

Inventor： 金成吉 ,  金智美 ,  金泓奭 ,  卢镇台 ,  崔至薰 ,  安宰永

IPC: H10B41/20

Abstract: 本公开提供一种半导体器件，其包括堆叠结构、通道孔、介电层、通道层、钝化层以及空气隙。堆叠结构包括交替地堆叠在彼此上的导电层图案与层间绝缘层图案。通道孔穿透所述堆叠结构。介电层设置在所述通道孔的侧壁上。通道层设置在所述介电层上及所述通道孔中。钝化层设置在所述通道层上及所述通道孔中。所述通道层夹置在所述钝化层与所述介电层之间。空气隙被所述钝化层环绕。所述空气隙的宽度大于所述钝化层的宽度。本公开的半导体器件可提高操作速度、耐用性并改善性能。

公开(公告)号：CN109216369B

公开(公告)日：2023-10-13

申请号：CN201810711070.6

申请日：2018-07-02

Applicant: 三星电子株式会社

Inventor： 金成吉 ,  金智美 ,  金泓奭 ,  南泌旭 ,  安宰永 ,  崔至薰

IPC: H10B43/30 ,  H10B43/40 ,  H10B43/27 ,  H01L23/488

Abstract: 一种半导体器件可以包括多个导电图案和绝缘图案。多个导电图案可以形成在衬底上。多个导电图案可以在与衬底的上表面垂直的竖直方向上彼此间隔开。多个导电图案中的每一个可以具有延伸部分和台阶部分。台阶部分可以设置在对应导电图案的边缘处。绝缘图案可以在竖直方向上形成在多个导电图案之间。多个导电图案中的每一个的台阶部分的下表面和上表面可以向上弯曲。

公开(公告)号：CN116156896A

公开(公告)日：2023-05-23

申请号：CN202211419300.4

申请日：2022-11-14

Applicant: 三星电子株式会社

Inventor： 姜相敏 ,  金廷奂 ,  金亨俊 ,  崔至薰

IPC: H10B43/35 ,  H10B43/27 ,  H10B41/35 ,  H10B41/27 ,  H10B43/40 ,  H10B41/41

Abstract: 提供了一种半导体装置，所述半导体装置包括在基底上的栅电极和延伸穿过栅电极的存储器沟道结构。栅电极在与基底的上表面基本上垂直的竖直方向上彼此间隔开。存储器沟道结构在基底上沿竖直方向延伸。存储器沟道结构包括在竖直方向上延伸的第一填充图案、在第一填充图案的侧壁上的沟道以及在沟道的侧壁上的电荷存储结构。第一填充图案包括在约25℃的温度下具有等于或大于约100W/m·K的热导率的材料。

公开(公告)号：CN107768446B

公开(公告)日：2021-05-04

申请号：CN201710722606.X

申请日：2017-08-22

Applicant: 三星电子株式会社

Inventor： 南泌旭 ,  金亨俊 ,  金成吉 ,  崔至薰 ,  金智美 ,  金泓奭 ,  安宰永

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L29/10

Abstract: 一种半导体器件可以包括：交替堆叠在衬底上的栅电极和层间绝缘层、穿透栅电极和层间绝缘层的沟道层、在栅电极与沟道层之间的栅极电介质层、填充沟道层的内部的至少一部分的填充绝缘体、在沟道层与填充绝缘体之间并且包括高k材料和/或金属的电荷固定层、以及连接到沟道层并在填充绝缘体上的导电焊盘。导电焊盘可以与电荷固定层物理分离。

公开(公告)号：CN107689392B

公开(公告)日：2021-01-12

申请号：CN201710541567.3

申请日：2017-07-05

Applicant: 三星电子株式会社

Inventor： 南泌旭 ,  金成吉 ,  崔至薰 ,  S.金 ,  安宰永 ,  金泓奭

IPC: H01L29/10 ,  H01L29/423 ,  H01L29/792

Abstract: 一种垂直型存储器件可以包括：在衬底上垂直地延伸的沟道层；在衬底上在沟道层的一侧的地选择晶体管，地选择晶体管包括第一栅绝缘部分和第一替代栅电极；在第一替代栅电极上的蚀刻控制层；以及在蚀刻控制层上的存储单元，存储单元包括第二栅绝缘部分和第二替代栅电极。蚀刻控制层可以包括用碳、N型杂质或P型杂质掺杂的多晶硅层，或者可以包括包含碳、N型杂质或P型杂质的多晶硅氧化物层。第一替代栅电极的厚度可以与第二替代栅电极的厚度相同，或者第一替代栅电极可以比第二替代栅电极更厚。