公开(公告)号：CN109905123A

公开(公告)日：2019-06-18

申请号：CN201811477934.9

申请日：2018-12-05

Applicant: 三星电子株式会社

Inventor： 金相谦 ,  尹元柱 ,  姜锡龙 ,  张豪埈

IPC: H03L7/081

Abstract: 公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。

公开(公告)号：CN109754841A

公开(公告)日：2019-05-14

申请号：CN201711094426.8

申请日：2017-11-08

Applicant: 三星电子株式会社

Inventor： 柳慧承 ,  姜锡龙 ,  尹元柱 ,  李贤义 ,  郑载勋

IPC: G11C29/42

Abstract: 提供了一种包括奇偶校验电路和掩码电路的存储器件。奇偶校验电路可以对根据数据选通信号采样的数据执行奇偶校验，其中所述数据选通信号不包括后同步码。所述掩码电路可以基于奇偶校验的结果产生奇偶校验错误信号，并在根据所述数据的突发长度确定的时间段期间输出所述奇偶校验错误信号。

公开(公告)号：CN107527647A

公开(公告)日：2017-12-29

申请号：CN201710478004.4

申请日：2017-06-21

Applicant: 三星电子株式会社

Inventor： 安成悟 ,  姜锡龙 ,  柳慧承 ,  郑载勋

IPC: G11C11/406

CPC classification number: G11C11/1693 ,  G06F11/1004 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/222 ,  G11C11/161 ,  G11C11/4076 ,  G11C11/4093 ,  G11C13/0007 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C11/406

Abstract: 一种半导体存储器件的延迟电路包括延迟链、第一相位转换器和第二相位转换器。延迟链连接在输入端子和输出端子之间，包括2N个延迟单元，并延迟第一中间信号以产生第二中间信号。第一相位转换器连接到输入端子，并且向延迟链提供第一中间信号，其中第一中间信号是通过响应于控制信号将输入信号的相位反相或者通过保持输入信号的相位而产生的。第二相位转换器连接到输出端子，并且通过响应于控制信号将第二中间信号的相位反相或通过保持第二中间信号的相位而产生输出信号。