公开(公告)号：CN118486686A

公开(公告)日：2024-08-13

申请号：CN202410468077.5

申请日：2024-04-18

Applicant: 北京大学

Inventor： 吴恒 ,  刘煜 ,  卢浩然 ,  葛延栋 ,  王润声 ,  黎明 ,  黄如

IPC: H01L25/00 ,  H01L25/07 ,  H01L29/423 ,  H01L23/538

Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管及半导体器件。方法包括：形成沿第一方向堆叠的第一有源结构和第二有源结构；基于第一有源结构，形成第一晶体管；第一晶体管中的第一栅极结构在第二方向上的长度值为第一值；基于第二有源结构，形成第二晶体管；第二晶体管中的第二栅极结构在第二方向上的长度值为第二值；第一值与第二值不同，第一栅极结构的正投影和第二栅极结构的正投影形成一个重合区域和至少一个非重合区域；第一栅极结构和第二栅极结构之间设置有隔离层结构；在堆叠晶体管的第一区域内形成贯穿隔离层结构的栅极直连通孔；第一区域落入任意一个非重合区域内，且与重合区域相邻；在栅极直连通孔内形成栅极直连结构。

公开(公告)号：CN118352341A

公开(公告)日：2024-07-16

申请号：CN202410298110.4

申请日：2024-03-15

Applicant: 北京大学

Inventor： 吴恒 ,  郭睿 ,  卢浩然 ,  孙嘉诚 ,  王润声 ,  黎明 ,  黄如

IPC: H01L23/538 ,  H01L21/48

Abstract: 本申请提供一种跨层互连结构的制备方法、跨层互连结构及半导体器件。方法包括：提供一半导体衬底；在半导体衬底上形成一个或多个互连单元；其中，每一个互连单元通过依次执行以下步骤进行制备：在半导体衬底上依次沉积形成浅沟槽隔离结构和第一介质层；刻蚀第一介质层以形成第一凹槽，并在第一凹槽内沉积金属材料，形成第一金属结构；在第一金属结构上形成第一金属互连层；倒片并去除半导体衬底，以暴露浅沟槽隔离结构；在浅沟槽隔离结构上形成第二介质层；刻蚀第二介质层、浅沟槽隔离结构和第一介质层直至暴露第一金属结构，形成第二凹槽，并在第二凹槽内沉积金属材料，形成第二金属结构；在第二金属结构上形成第二金属互连层。

公开(公告)号：CN118335691A

公开(公告)日：2024-07-12

申请号：CN202410434569.2

申请日：2024-04-11

Applicant: 北京大学 ,  北京知识产权运营管理有限公司

Inventor： 吴恒 ,  彭莞越 ,  卢浩然 ,  葛延栋 ,  王润声 ,  黎明 ,  黄如 ,  卜伟海 ,  康劲

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本申请提供一种半导体器件及其制备方法、版图。该制备方法包括：提供衬底；刻蚀衬底，形成间隔排布的多个有源结构；其中，每个有源结构包括依次堆叠的第一有源部、绝缘部和第二有源部；对多个有源结构中至少一个目标有源结构进行鳍切处理，直至去除目标有源结构的第一有源部和/或目标有源结构的第二有源部；基于保留的有源结构的第一有源部，形成第一晶体管；基于保留的有源结构的第二有源部，形成第二晶体管。

公开(公告)号：CN118036008B

公开(公告)日：2024-06-21

申请号：CN202410446322.2

申请日：2024-04-15

Applicant: 北京大学

Inventor： 陈珙 ,  渠成堃 ,  孔将旭 ,  王清 ,  黎明

IPC: G06F21/56 ,  G06F18/22 ,  G06F18/25

Abstract: 本发明提供了一种恶意文件伪装检测方法。该方法包括：在进行恶意文件防护时，利用规则库匹配、小模型相似度匹配和大模型相似度匹配对至少一个待检测文件依次进行第一检测、第二检测和第三检测；基于所述第一检测的结果和/或所述第二检测的结果和/或所述第三检测的结果，对所述至少一个待检测文件进行恶意文件伪装的判断，由此，通过规则库匹配到小模型相似度匹配到大模型相似度匹配的精准链路，逐级筛查，提高检出效率。

公开(公告)号：CN118116932A

公开(公告)日：2024-05-31

申请号：CN202410178650.9

申请日：2024-02-09

Applicant: 北京大学

Inventor： 吴恒 ,  刘煜 ,  卢浩然 ,  葛延栋 ,  黎明 ,  王润声 ,  黄如

IPC: H01L27/092 ,  H01L27/088 ,  H01L23/528 ,  H01L21/8238 ,  H01L21/8234

Abstract: 本申请提供一种半导体器件及其制备方法。该半导体器件包括：沿第一方向依次堆叠的第一堆叠结构和第二堆叠结构，第一堆叠结构包括沿第二方向间隔排布的一对第一晶体管，第二堆叠结构包括沿第二方向间隔排布的一对第二晶体管，第二方向和第一方向垂直；第一介电壁和第一电源轨，位于一对第一晶体管之间；第二介电壁和第二电源轨，位于一对第二晶体管之间；其中，第一介电壁、第一电源轨、第二电源轨和第二介电壁沿第一方向依次堆叠；第一电介质层，位于第一电源轨和第一晶体管以及第一电源轨和第二电源轨之间；第二电介质层，位于第二电源轨和第二晶体管以及第一电介质层和第二电源轨之间。

公开(公告)号：CN117995780A

公开(公告)日：2024-05-07

申请号：CN202410146093.2

申请日：2024-02-01

Applicant: 北京大学

Inventor： 吴恒 ,  刘煜 ,  葛延栋 ,  王润声 ,  黎明 ,  黄如

IPC: H01L21/8238 ,  H01L23/528

Abstract: 本申请提供一种半导体器件及其制备方法。该制备方法包括提供衬底，衬底包括依次堆叠的第一衬底层、绝缘层和第二衬底层；基于第一衬底层，形成逻辑电路，逻辑电路位于绝缘层靠近第一衬底层的一侧；基于第二衬底层，形成硅光电路，硅光电路位于绝缘层靠近第二衬底层的一侧；形成至少贯穿衬底的连接结构，连接结构分别连接逻辑电路和硅光电路。

公开(公告)号：CN117936462A

公开(公告)日：2024-04-26

申请号：CN202410177681.2

申请日：2024-02-08

Applicant: 北京大学

Inventor： 吴恒 ,  刘煜 ,  卢浩然 ,  葛延栋 ,  孙嘉诚 ,  王润声 ,  黎明 ,  黄如

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本申请提供一种堆叠叉板晶体管的制备方法、堆叠叉板晶体管及器件，该方法包括：提供一衬底；在顶部衬底的第一区域中沉积第一半导体材料，以形成相对设置的心轴结构；在心轴结构的内侧沉积第二半导体材料，以形成相对设置的侧墙结构；以心轴结构和侧墙结构为掩模，刻蚀衬底，以形成第一凹槽；在第一凹槽中沉积介质材料，以形成介质叉板结构；去除心轴结构，并以侧墙结构和介质叉板结构为掩模，依次刻蚀顶部衬底、中间牺牲层和底部衬底，以形成正面有源结构、第一中间牺牲层和背面有源结构；基于正面有源结构和背面有源结构，形成正面晶体管和背面晶体管。通过本申请，可以提高晶体管的集成密度。

公开(公告)号：CN117832173A

公开(公告)日：2024-04-05

申请号：CN202311740316.X

申请日：2023-12-18

Applicant: 北京大学

Inventor： 吴恒 ,  王润声 ,  黎明 ,  卢浩然 ,  孙嘉诚 ,  黄如

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

Abstract: 本申请提供一种半导体结构的制备方法、半导体结构及半导体器件，上述方法包括：提供一形成有鳍状结构的衬底；其中，鳍状结构包括在第一方向上排布的器件区和场区；去除鳍状结构中位于场区的第一部分，保留场区的第二部分；基于鳍状结构的上部，形成第一半导体结构，第一半导体结构包括第一源漏结构、第一源漏金属和第一层间介质层；倒片并去除衬底，以暴露鳍状结构的下部；去除场区的第二部分，以暴露第一层间介质层；基于鳍状结构的下部，形成第二半导体结构，第二半导体结构包括第二源漏结构、第二源漏金属和第二层间介质层；第一层间介质层和第二层间介质层中形成有互连通孔结构；互连通孔结构与第一源漏金属、第二源漏金属连接。

公开(公告)号：CN117497608A

公开(公告)日：2024-02-02

申请号：CN202311610401.4

申请日：2023-11-29

Applicant: 北京大学

Inventor： 程哲 ,  王昱翔 ,  吴恒 ,  黎明 ,  黄如

IPC: H01L29/786 ,  H01L23/373 ,  H01L23/473 ,  H01L21/336

Abstract: 本发明公开了基于金刚石上硅的围栅晶体管及其制备方法，属于半导体集成电路技术领域。本发明采用金刚石上硅(SOD)衬底制备围栅晶体管，包括由上到下层叠的器件层、金刚石均热层和硅衬底，在所述金刚石均热层中设置p阱或n阱，与其上方器件层中的围栅晶体管的n型或p型沟道形成反偏结；所述硅衬底在背面具有微通道热沉结构。SOD衬底相较于SOI衬底具有更好的均热效果，并解决了寄生衬底漏电和寄生电容问题；同时金刚石具有优异的抗腐蚀能力，可作为刻蚀阻挡层用于器件结构成型，简化工艺流程；衬底背面形成基于液体冷却的微通道热沉能够更好散热。将本发明的围栅晶体管作为高性能逻辑器件应用于芯片中，能够提升计算频率，增加稳定性和寿命。

公开(公告)号：CN117476640A

公开(公告)日：2024-01-30

申请号：CN202311295787.4

申请日：2023-10-08

Applicant: 北京大学

Inventor： 吴恒 ,  张磊 ,  黎明 ,  王润声 ,  黄如

IPC: H01L27/02 ,  H01L27/092 ,  H01L21/8238

Abstract: 本申请提供一种半导体制备方法、半导体结构和芯片。该方法包括：在衬底上形成第一层叠结构和第二层叠结构，其中，第一层叠结构用于形成第一晶体管，第二层叠结构用于形成第二晶体管，第一层叠结构和第二层叠结构与衬底之间均形成有第一牺牲层；去除第一牺牲层位于第二层叠结构和衬底之间的部分，以在第二层叠结构和衬底之间形成间隙；在间隙内形成BDI层；形成第一晶体管的第一外延结构和第二外延结构、以及第二晶体管的第三外延结构，其中，第一外延结构和第二外延结构构成第一晶体管的源极和/或漏极，第三外延结构构成第二晶体管的源极和/或漏极，BDI层介于第三外延结构和衬底之间。通过本申请，同时了提供BDI层以及ESD保护。