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公开(公告)号：CN102074583A
公开(公告)日：2011-05-25
申请号：CN201010560176.4
申请日：2010-11-25
Applicant: 北京大学
IPC: H01L29/78 , H01L29/423 , H01L29/08 , H01L21/336
CPC classification number: H01L29/7839
Abstract: 本发明提供一种低功耗复合源结构MOS晶体管，属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域。该MOS晶体管包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个肖特基源区、一个高掺杂源区和一个高掺杂漏区，控制栅的一端向高掺杂源区延展成T型，延展出来的栅区为延展栅，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料为衬底材料，所述肖特基源区和延展栅下的沟道处形成肖特基结。本发明复合源结构结合了肖特基势垒和T型栅，提高了器件性能且制备方法简单，可以得到更高的导通电流、更低的泄漏电流以及更陡直的亚阈值斜率，有望在低功耗领域得到采用，有较高的实用价值。
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公开(公告)号：CN102005481A
公开(公告)日：2011-04-06
申请号：CN201010530475.3
申请日：2010-11-03
Applicant: 北京大学
IPC: H01L29/78 , H01L29/423
Abstract: 本发明提供了一种低功耗隧穿场效应晶体管TFET，属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域。本发明TFET包括源、漏和控制栅，其中，控制栅向源极端延展成T型，该T型控制栅由延展出来的栅区和原控制栅区组成，在延展栅区下覆盖的有源区同样是沟道区，材料为衬底材料。本发明采用T型栅结构，实现TFET的源区包围沟道，提高器件导通电流。与现有的平面TFET相比，在同样的工艺条件，同样的有源区尺寸下，可以得到更高的导通电流以及更陡直的亚阈值斜率。
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公开(公告)号：CN119815829A
公开(公告)日：2025-04-11
申请号：CN202411932421.8
申请日：2024-12-26
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本发明提供了一种三维堆叠存取存储器结构及其集成方法，属于半导体技术领域。本发明存储器由多个单元结构自下而上堆叠组成，单元结构包括一种环栅低功耗双向导通器件作为存储器的写入管和一个存储电容，写入管的源端同时作为存储电容的底电极，实现写入管和存储电容在水平方向上的连接；同一行单元结构的写入管栅端通过栅导电层连接在一起形成字线，同一列单元结构的写入管漏端通过接触金属连接在一起形成位线，同一行存储电容的顶电极通过互连金属连接在一起形成板线；本发明存储器保持时间长、读出速度快、功耗低，多层存储单元的堆叠，存储密度高；集成方法中重复性单元结构共用光刻、刻蚀、离子注入、退火等工艺步骤，降低工艺成本。
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公开(公告)号：CN118070860A
公开(公告)日：2024-05-24
申请号：CN202410220430.8
申请日：2024-02-28
Applicant: 北京大学
Abstract: 本发明提供一种基于铁电场效应晶体管的支持片上训练的存内计算方法，构建基于铁电场效应晶体管的双极随机权重更新规则的对称存内计算单元，其包括差分存储单元和三态输出同或逻辑编程单元，差分存储单元包括两个的N型铁电场效应晶体管T1、T2，T1为核心存储的权重器件，其栅极为编程端口，连接三态输出同或逻辑编程单元的输出端，T2为差分权重器件，三态输出同或逻辑编程单元包括两个N型和两个P型MOSFET，M1～M4，其中M3的源极接在同或逻辑控制端。本发明可实现全模拟的存内乘累加运算与全片权重的并行更新，有前向传播、反向传播和权重更新三种工作模式，且可在行、列两个维度扩展，支持DNN的片上训练，应用前景广阔。
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公开(公告)号：CN117809706A
公开(公告)日：2024-04-02
申请号：CN202410028653.4
申请日：2024-01-08
Applicant: 北京大学
Abstract: 本发明一种集成加密功能的存储器单元及其应用。该存储器单元包括一个P型隧穿场效应晶体管作为写入管、一个N型隧穿场效应晶体管作为读出管和一个铁电电容，写入管、读出管和铁电电容相互连接共同构成存储节点SN，写入管栅极接写入字线、漏极接写入位线、源极接SN，读出管栅极接SN、漏极接读出位线、源极接地，铁电电容一端接SN、另一端接读出字线；其中，SN用于存储明文信息，铁电电容用于存储密钥信息；铁电电容存在两种极化状态，对应两种不同的电容大小，能在存储器单元读出的过程中实现不同的分压，进而实现明文信息和密钥信息之间的加密解密功能。本发明增大了存储电路安全性，降低了硬件代价，增大了存储窗口和阵列规模。
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Patent Agency Ranking
公开(公告)号：CN117672288A
公开(公告)日：2024-03-08
申请号：CN202311726644.4
申请日：2023-12-15
Applicant: 北京大学
IPC: G11C11/22
Abstract: 本发明提供了一种铁电随机存取存储器阵列及其控制方法，属于半导体存储器技术领域。本发明包括由基本阵列沿横向、纵向重复排列而成的总体阵列，基本阵列包括存储单元、字线、控制线、基本板线、总体板线、基本位线和总体位线，由存储单元沿横向、纵向重复排列成矩阵结构；存储单元包括一个晶体管和一个铁电电容器，晶体管的栅极接字线、漏极接位线、源极接铁电电容器上极板，铁电电容器下极板接板线。本发明还提供了对该铁电随机存取存储器阵列进行数据写入、数据读出和数据重写的控制方法。本发明层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下，增大铁电随机存取存储器阵列的规模。
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公开(公告)号：CN117388662A
公开(公告)日：2024-01-12
申请号：CN202311387410.1
申请日：2023-10-25
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明公开了一种提取隧穿场效应晶体管参数的方法，属于半导体技术领域。该方法用半导体参数分析仪测量N型或P型DLund‑TFET器件的栅电容，进而得到N型或P型DLund‑TFET器件的沟道表面处于耗尽状态时，器件源端的外边缘栅电容面密度COFS0和器件漏端的外边缘栅电容面密度COFD0；根据公式得到隧穿场效应晶体管的参数Lund。本发明只需借助半导体分析仪和MATLAB软件即可完成，具有快速、低成本的优势。
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公开(公告)号：CN117371240A
公开(公告)日：2024-01-09
申请号：CN202311443416.6
申请日：2023-11-01
Applicant: 北京大学
Abstract: 本发明公开了一种面向高密度存储的三维环状铁电电容建模方法，属于半导体器件技术领域。该建模方法利用高斯定理和三维与二维电容的电荷密度之间的关系，可以涵盖三维环状结构几何特点、氧化铪基铁电材料多畴极化翻转等特点。本发明填补了目前针对三维环状结构铁电电容电学特性准确模型描述上的缺失，能够进一步计入氧化铪基铁电电容的多相共存的晶粒分布特点，从而可以作为准确评估面向更高密度存储的三维铁电电容性能的可靠依据。
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公开(公告)号：CN117337048A
公开(公告)日：2024-01-02
申请号：CN202311437103.X
申请日：2023-11-01
Applicant: 北京大学
IPC: H10B53/30
Abstract: 本发明提供了一种铁电存储器及其制备方法。铁电存储器包括主体电容区域和电极引出区域，主体电容区域为多个应变层和铁电层自下而上交错排列，其中最下层和最上层为应变层，所有应变层中奇数应变层在水平方向上位置对齐，偶数应变层在水平方向上位置对齐，奇数应变层和偶数应变层水平位置不对齐，铁电层与其上方相邻的应变层水平位置一致，在主体电容区域外填充隔离保护材料构成非电极引出区域，其四周被阻挡层包裹；电极引出区域包括下电极和上电极，均由金属层组成，下电极贯穿所有偶数应变层但是不接触奇数应变层，上电极贯穿所有奇数应变层但不接触偶数应变层。在原CMOS平台制备该铁电存储器，解决了铁电存储器额外面积消耗问题。
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公开(公告)号：CN117293183A
公开(公告)日：2023-12-26
申请号：CN202311256133.0
申请日：2023-09-27
Applicant: 北京大学
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L21/336 , H01L23/48
Abstract: 本发明公开了一种半导体结构及其制备方法和应用，属于半导体技术领域。本发明提出的半导体器件结构中，互补沟道层材料为氧化物半导体材料，具有宽禁带的特点，可以获得较低的器件关态电流，且利用沟道层材料为轻掺杂或者无掺杂的半导体衬底材料，与掺杂类型相反的源区和漏区一起组成了具体低泄漏电流特性的反偏PIN结。此外，由于漏区与底层栅导电层之间存在着一定大小的横向间距，使得靠近漏区的沟道层表面不受栅控，可以进一步降低器件的关态电流。因此，本发明提出的半导体器件结构，关态电流明显低于相同尺寸、相同半导体衬底材料的CMOS器件。
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