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公开(公告)号：CN100468780C
公开(公告)日：2009-03-11
申请号：CN200610012188.7
申请日：2006-06-09
Applicant: 北京大学
IPC: H01L29/788 , H01L29/43 , H01L21/336 , H01L21/28
Abstract: 本发明提供了一种NROM闪存存储单元，属于非挥发性半导体存储器技术领域。该存储单元是由控制栅、源漏区、隧穿氧化层、存储数据的氮化硅层以及阻止氧化层组成，在控制栅的不同区域注入不同类型杂质，靠近源端和漏端的控制栅注入N型杂质，形成N+多晶硅控制栅，中间的控制栅注入P型杂质，形成P+多晶硅控制栅。多晶硅控制栅中间P+区，功函数较高，所对应的阈值电压比较高，相对普通N+注入多晶硅闪存器件来说，这段区域加在栅叠层结构以及沟道的纵向电场比较低，提高了电子在这段沟道内的横向运动速度；多晶硅控制栅两端N+区域，功函数较低，对应阈值电压也比较低，和常规N+多晶硅栅相比较，加在这部分的纵向电场并没有降低，有利于电子的收集。
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公开(公告)号：CN100468772C
公开(公告)日：2009-03-11
申请号：CN200510086933.8
申请日：2005-11-18
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 一种比较理想的新型的全耗尽垂直沟道双栅场效应晶体管，具有如下特点：是一种全耗尽的垂直沟道双栅结构；沟道长度和沟道硅膜厚度都能不依赖于光刻技术，这两个关键尺寸都可以被精确而均匀控制；而且可以在单位面积上实现两个并联的全耗尽垂直沟道双栅结构，从而增大器件的开态驱动电流。该结构在高集成度、低压低功耗的存储器和逻辑电路方面，具有很高的应用价值。本发明还提出了这种新型结构的制备方法，结合了三种工艺技术：替代栅技术、锗作牺牲层和锗的选择腐蚀、选择外延技术，在一个单元面积上形成两个全耗尽双栅垂直沟道器件，而且全耗尽双栅器件的两个关键尺寸，都可以得到精确控制，完全不依赖于光刻技术。
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公开(公告)号：CN1719617A
公开(公告)日：2006-01-11
申请号：CN200510082812.6
申请日：2005-07-08
Applicant: 北京大学
IPC: H01L29/788 , H01L27/112
Abstract: 本发明提供了一种两端存储信息的双位闪存单元的读取方法，属于非挥发性半导体存储器技术领域。与传统的双位闪存读取方法相比，本发明通过衬底和位线的电压组合，在存储单元的沟道内形成足够宽的耗尽层，实现了能够有效读取双位闪存单元中任何一位信息的功能，而且因为读取时候的位线从传统的双位闪存单元的读取时候的1.5V降低到1V，大大地降低了共位线但未被选中的其他存储单元的泄漏电流，选中的存储单元的不同状态下的开关比也有5个数量级以上的提高。在相同工艺条件下，可以保证双位闪存单元的按比例缩小的能力，增加双位闪存技术的存储密度。
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公开(公告)号：CN1606165A
公开(公告)日：2005-04-13
申请号：CN200410009765.8
申请日：2004-11-10
Applicant: 北京大学
IPC: H01L27/115 , H01L21/8247
Abstract: 本发明提供了一种闪存存储单元及其制备方法，属于非挥发性半导体存储器技术领域。与传统的闪存存储单元相比，本发明采用两层氮化硅作为浮栅，在横向和纵向上分别存储两位数据，实现了每个闪存存储单元能存储四位数据的功能，大大地增加了闪存的存储密度。在相同工艺条件下，存储密度是一般多晶硅浮栅闪存的4倍，是NROM闪存的2倍。工艺简单，和传统CMOS工艺兼容，也没有增加光刻次数，从而降低了存储成本。
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公开(公告)号：CN119993237A
公开(公告)日：2025-05-13
申请号：CN202510449782.5
申请日：2025-04-10
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本公开涉及一种存储模块、存储阵列、存储装置及存内计算编程方法。存储模块包括存储单元和存内计算单元。存储单元用于连接字线、位线和源极线，被配置为：在存储模式下，基于字线、位线和源极线执行数据编程、数据读取或数据删除。存内计算单元连接存储单元并用于连接定时字线、计算字线、计算源极线，被配置为：在存内计算模式的第一阶段，基于位线和定时字线获取存储单元的存储数据；以及，在存内计算模式的第二阶段，基于计算字线和计算源极线执行存内计算。本公开不仅能具有非易失性、高开关比、极低开启电流、在计算过程中消除直流路径以及补偿放电晶体管失配的优势，还能够有效提高存内计算的并行度、线性度和能效。
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Patent Agency Ranking
公开(公告)号：CN119855156A
公开(公告)日：2025-04-18
申请号：CN202510332312.0
申请日：2025-03-20
Applicant: 北京大学
Abstract: 本公开涉及一种存储器件及其制作方法；存储器件包括：衬底；源线，设于衬底上与衬底连接；多条选通线，设于源线远离衬底的一侧，多条选通线沿垂直于衬底的第一方向间隔排列；沟道结构，沿第一方向穿过多条选通线，沟道结构的底部与源线连接；沿选通线指向沟道结构的中心方向，沟道结构包括依次设置的栅绝缘层、电荷捕获层、隧穿层、沟道层和芯柱，芯柱包括沿远离源线的方向依次设置的第一隔离层、导电层和第二隔离层；位线，设于沟道结构远离源线的一侧。能够减少读取操作对存储单元的充放电时间，并降低读取操作产生的动态功耗；有利于提高存储单元的读取速度，延长存储器件的使用寿命。
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公开(公告)号：CN119761439A
公开(公告)日：2025-04-04
申请号：CN202411772431.X
申请日：2024-12-04
Applicant: 北京大学
IPC: G06N3/065 , G11C7/10 , G11C7/16 , G11C11/16 , G11C11/22 , G11C13/00 , G06F7/544 , G06F15/78 , G06F17/16
Abstract: 本发明公开一种存内计算阵列及其操作方法，属于半导体和CMOS混合集成电路技术领域。本发明设计了一种基于亚阈值电流的2T1R存内计算阵列，该阵列中每个单元由一个忆阻器、一个选通管T1和一个读出管T2组成，写入和擦除操作与1T1R阵列架构类似，但通过工作在亚阈值区的晶体管T2读出，该读出管产生的读取电流较小，有利于存内计算并行度的增加，可实现100～1000量级的超高并行计算。同时读出管T2的读出电流与栅压呈指数相关，可以得到更大的开关电流比，放大了存内计算单元的读出窗口。相较于1T1R阵列架构，本发明能够实现更复杂的存内计算操作，能够灵活选择操作策略，从而实现更高效的乘累加运算。
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公开(公告)号：CN119582813A
公开(公告)日：2025-03-07
申请号：CN202411708314.7
申请日：2024-11-26
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。
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公开(公告)号：CN117560929B
公开(公告)日：2025-02-25
申请号：CN202311274433.1
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种非易失铁电半导体存储器非易失铁电半导体存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的控制栅和存储栅；其中，在衬底上设置有源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN119363115A
公开(公告)日：2025-01-24
申请号：CN202411499994.6
申请日：2024-10-25
Applicant: 北京大学
Abstract: 本发明公开了一种基于锁相环的模数转换实现方法，属于CMOS集成电路技术领域。本发明利用在电路中增加的锁相环，通过合理调节输入输出关系，以及在压控振荡器和锁相环电路之间对信号进行校正，可以在较大输入范围内保证整体电路的线性度，具有更高的稳定性；同时借助锁相环中的分频器缓解后续计数器的压力，得到更数字化的电路。且采用本发明可以通过查看锁相环中压控振荡器的输入信号电压变化来准确判断输出信号频率达到稳定的时间。
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