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公开(公告)号：CN115238863A
公开(公告)日：2022-10-25
申请号：CN202210847824.7
申请日：2022-07-19
Applicant: 西安交通大学
Abstract: 一种卷积神经网络卷积层的硬件加速方法、系统及应用，方法包括以下步骤：将浮点数转化成定点数并输入到FPGA中进行计算；采用基于移位寄存器的小尺寸卷积方法以及深度可分离卷积结构降低计算复杂度；数据流采用行固定流阵列结构，将卷积层前后的其他层进行隐藏处理；将批量归一化层、激活函数层以及填充层均嵌入卷积层中隐藏，完成硬件加速。本发明还提出一种卷积神经网络卷积层的硬件加速系统以及所述卷积神经网络卷积层的硬件加速方法在MobileNet模型、YOLOv2模型FPGA卷积硬件加速器中的应用。本发明卷积神经网络卷积层的硬件加速方法在资源占用、功耗、单位帧率以及能耗比方面均具有优势。
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公开(公告)号：CN115208407A
公开(公告)日：2022-10-18
申请号：CN202210790446.3
申请日：2022-07-06
Applicant: 西安交通大学
IPC: H03M3/00
Abstract: 一种应用于DAC失配误差抑制的矢量量化器，包括Sigma‑Delta调制器、DEM电路及多比特DAC，Sigma‑Delta调制器接收输入信号u(t)，Sigma‑Delta调制器的输出信号v[n]发送到所述DEM电路，DEM电路包括依次相连的矢量滤波器和矢量排序器，矢量排序器连接1个用于LSB输出的比较器以及基于元件使能的比较器阵列，基于元件使能的比较器阵列包含N个比较器，每个比较器的输出控制对应DAC元件工作或不工作；DEM电路的输出信号输入进多比特DAC，多比特DAC输出矢量量化信号r(t)。本发明在低阶低比特、低阶多比特及高阶多比特的应用场景均能实现失配误差抑制效果的提升，节省硬件开销。
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公开(公告)号：CN112260811A
公开(公告)日：2021-01-22
申请号：CN202011113737.6
申请日：2020-10-17
Applicant: 西安交通大学深圳研究院 , 李涛泳 , 江苏思远集成电路与智能技术研究院有限公司 , 北京行言柏尚科技股份有限公司
IPC: H04L5/00 , H04B7/0413
Abstract: 本发明提供了一种多输入多输出正交频分多路复用系统的导频分配方法，根据系统的实际参数计算韦尔奇下界，随机生成初始导频分配方案，生成发射天线发送的由子载波组成的OFDM符号，采用扩展的模拟退火算法对初始导频分配方案进行优化，获取优化后的最终导频分配方案。本发明能够有效地降低计算复杂度，使得拥有更高潜能的测量矩阵具有更大的更新优化几率，有效提升了算法的收敛速率，提高了导频分配方案的优化效率。
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公开(公告)号：CN111538473A
公开(公告)日：2020-08-14
申请号：CN202010348464.7
申请日：2020-04-27
Applicant: 西安交通大学
IPC: G06F7/483
Abstract: 本申请提供了一种Posit浮点数处理器，涉及计算机技术领域。为用户提供了满足Posit标准的浮点数处理器。所述Posit浮点数处理器包括：解码电路、运算电路以及编码电路；所述解码电路用于根据CPU的计算指令，获取参与运算的多个目标Posit浮点数，并将所述多个目标Posit浮点数转换为各自对应的补码形式的中间数据；所述中间数据包括多个字段：符号字段、真实指数字段、第一尾数字段以及保护位字段；所述运算电路，用于根据所述计算指令，对接收的所述解码电路输出的多个中间数据进行运算，得到以补码形式的中间数据表示的运算结果；所述编码电路，用于根据所述计算指令中的指定格式，将所述运算结果转换为所述指定格式的Posit浮点数。
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公开(公告)号：CN107590502B
公开(公告)日：2020-05-22
申请号：CN201710842880.0
申请日：2017-09-18
Applicant: 西安交通大学
Abstract: 一种全场稠密点快速匹配方法，包括：a.在参考图像中选取参考子区作为匹配的全模板，在目标图像中选取搜索区域；b.使用参考子区中的部分像素点组成局部模板，利用局部模板在搜索区域中进行局部模板匹配；c.计算每次滑动的相关系数值，将计算得到的相关系数值与阈值比较，选出候选匹配窗口，对候选匹配窗口再进行全模板匹配，确定最佳匹配点；若相关系数值小于阈值，则忽略该搜索区域继续计算下一搜索区域的相关系数值；d.根据直方图统计后的相关系数值计算产生新的阈值，记录上一次最佳匹配点的位移分量，自适应调整下一匹配点搜索区域位置和大小，改变选取搜索区域的参数，进行下一次的搜索匹配。本发明能够提高匹配速度与精度。
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Patent Agency Ranking
公开(公告)号：CN107832550B
公开(公告)日：2020-04-28
申请号：CN201711194504.1
申请日：2017-11-24
Applicant: 西安交通大学
IPC: G06F30/35 , G06F111/06
Abstract: 一种可变周期电容建立异步时序优化电路及优化方法，电路结构包括VINP差分信号输入端、VINN差分信号输入端、VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位二进制电容阵列的上极板，VXN采样保持电路连接负N位二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位二进制电容阵列的下极板连接CP阵列切换控制单元，负N位二进制电容阵列的下极板连接CN阵列切换控制单元；所述两级动态比较器的输出端连接可变周期控制单元与内部时钟产生单元。本发明通过分配给高位电容建立时间大于低位电容建立时间，避免了低位电容多余的等待时间。
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公开(公告)号：CN110912558A
公开(公告)日：2020-03-24
申请号：CN201911203642.0
申请日：2019-11-29
Applicant: 西安交通大学
IPC: H03M1/38
Abstract: 本发明公开了一种两步非对称交替单调切换的逐次逼近型模数转换器，本发明采用了多路复用方法，因此重新建立了电容阵列LSBs array和MSBs array之间的连接，并且在前三个决策周期中切换了较少的单位电容器。由于顶板采样和电平整体转换技术的使用，LSBs array在前两个比较周期(MSB和MSB-1)中消耗的开关能量为零，基于多路复用方法和两步单调切换过程，可以明显地确保从MSB-3周期直到获得LSB为止这个过程中的低开关能量。通过采用两步重置方法，可以消除下一采样阶段的重置能量，从而节省了98.3％的能量。
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公开(公告)号：CN110768670A
公开(公告)日：2020-02-07
申请号：CN201910919360.4
申请日：2019-09-26
Applicant: 西安交通大学 , 北京智芯微电子科技有限公司
IPC: H03M1/10
Abstract: 本发明公开了一种用于逐次逼近型模数转换器的数字分段线性校准方法，属于数字模拟混合集成电路设计技术领域。利用实际量化曲线与理想量化曲线的数学关系，将实际量化曲线修正到理想量化曲线上。通常的校准技术主要校准电容的失配误差，对于工作中产生的动态误差则无法校准，本发明的校准技术在现有校准技术的基础上补偿了模拟部分在工作中产生的新的误差，一方面有效地提高了逐次逼近型模数转换器的线性度，另一方面该校准算法可以通过简单的加法和移位运算实现，极大地减小了硬件开销。
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公开(公告)号：CN110379418A
公开(公告)日：2019-10-25
申请号：CN201910579740.8
申请日：2019-06-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种语音对抗样本生成方法，包括读取输入的语音数据，并对其进行预处理操作，提取输入语音数据的语音特征值；加载DeepSpeech语音识别系统的深度神经网络模型和参数，同时将提取的语音特征值输入到DeepSpeech语音系统中，计算每帧输入语音数据识别结果的概率分布，并根据该结果与给定目标值之间的CTC Loss初始化误差值和误差阈值，并对误差值以及生成的对抗样本进行钳位操作；构建语音对抗样本生成算法的损失函数，并多次迭代，对误差值进行更新；若生成的对抗样本的识别结果为给定的目标值，则减小误差阈值进行阈值误差更新，继续迭代直至迭代结束输出结果。本算法生成的对抗样本与原始样本的相似度更高。
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公开(公告)号：CN105677951B
公开(公告)日：2019-04-09
申请号：CN201511021266.5
申请日：2015-12-30
IPC: G06F17/50
Abstract: 本发明公开了一种快速开方集成电路，包括八位信号输入端、开方数据预处理电路、麦克劳林展开式运算电路、信号输出端、以及用于对麦克劳林展开式运算电路输出结果进行移位的结果输出电路；本发明无需迭代，运算速度快。
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