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公开(公告)号：CN115101475A
公开(公告)日：2022-09-23
申请号：CN202210680809.8
申请日：2022-06-16
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/8234 , H01L21/336 , H01L21/306 , H01L27/088 , H01L29/78
Abstract: 本发明提供了一种牺牲层选区刻蚀方法，该方法包括：提供一衬底；在衬底上形成沿第一方向排列的若干鳍结构；每个鳍结构均包括形成于衬底上的间隔堆叠的牺牲层和沟道层；在每个鳍结构上形成沿第二方向排列的若干假栅堆叠件，且每个假栅堆叠件横跨对应的鳍结构；假栅堆叠件包括假栅和沿第二方向形成于假栅的两侧的内隔离层；对待刻蚀区域的鳍结构进行离子注入以形成改性的掺杂区域，使得掺杂区域的刻蚀速率比非掺杂区域的刻蚀速率快；对每个鳍结构的牺牲层进行刻蚀，以去除所述掺杂区域的牺牲层，且保持非掺杂区域的牺牲层的完整。本发明提供的技术方案，避免了未掺杂区域的牺牲层的横向损失，保证了其完整性，实现了器件性能的进一步提高。
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公开(公告)号：CN114937700A
公开(公告)日：2022-08-23
申请号：CN202210682323.8
申请日：2022-06-16
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L29/78 , H01L29/10 , H01L27/092 , H01L21/336 , H01L21/8238
Abstract: 本发明提供了一种半导体器件的沟道结构，包括：第一沟道区以及第二沟道区，所述第一沟道区与所述第二沟道区均形成于所述GAA器件的源区和漏区之间；所述第一沟道区形成于衬底的第一区域上；所述第二沟道区形成于所述衬底的第二区域上；所述第一沟道区包括：沿远离所述衬底方向上依次形成的第一沟道层以及若干第二沟道层，各第二沟道层之间以及所述若干第二沟道层与所述第一沟道层之间均不接触；所述第二沟道区包括：形成于所述衬底上的所述第一沟道层。解决了如何利用简洁的工艺制作半导体器件的沟道结构的问题，实现了工艺的简化以及减小器件缺陷的效果。
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公开(公告)号：CN112908853B
公开(公告)日：2022-08-16
申请号：CN202110114036.2
申请日：2021-01-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08
Abstract: 本发明提供了一种GAA晶体管及其制备方法、电子设备，其中的制备方法，包括：提供一衬底；在所述衬底上形成外延层，所述外延层包括交替层叠的牺牲层与硅层，其中，所述外延层中与所述衬底相接触的一层为底层牺牲层；刻蚀所述衬底与所述外延层，以形成鳍片；刻蚀所述鳍片中剩余的外延层，以在鳍片的第一侧与第二侧刻蚀出源极区域与漏极区域，其中，刻蚀的最终终点低于所述剩余的外延层中底层牺牲层的最高处，且不低于衬底与底层牺牲层的连接处；鳍片的第一侧与第二侧为鳍片一对相对的两侧；在所述源极区域制作源极，在所述漏极区域制作漏极。
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公开(公告)号：CN114335188A
公开(公告)日：2022-04-12
申请号：CN202210001044.0
申请日：2022-01-04
Applicant: 复旦大学
IPC: H01L29/788 , H01L21/336 , H01L29/423
Abstract: 本发明公开一种小尺寸的存储器件结构及其制备方法。该小尺寸的存储器件结构包括：衬底，其形成有P阱区、N阱区和U形槽，其中，N阱区位于P阱区上方，U形槽贯穿N阱区；半浮栅介质层，形成在所述U形槽表面并延伸覆盖部分所述N阱区表面，且在N阱区表面形成有窗口；半浮栅，覆盖所述半浮栅介质层并完全填充所述U形槽，且在窗口处与N阱区表面相接触；控制栅介质层，形成在所述半浮栅上表面；控制栅，覆盖所述控制栅介质层；源区和漏区，分别形成在所述控制栅两侧的N阱区中。通过半浮栅晶体管U形槽侧壁寄生的PMOS管对半浮栅区域进行编程，极大地简化了半浮栅晶体管结构和微缩了器件单元尺寸。
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公开(公告)号：CN114171390A
公开(公告)日：2022-03-11
申请号：CN202111477722.2
申请日：2021-12-06
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/423 , H01L29/788
Abstract: 本发明公开一种隧穿效率可调的半浮栅晶体管及其制备方法。该隧穿效率可调的半浮栅晶体管制备方法包括以下步骤：形成P阱区,进行第一次轻掺杂N型离子注入形成N阱区，以形成半浮栅晶体管的沟道杂质分布，N阱区位于P阱区上方；刻蚀形成U形槽，使U型槽贯穿N阱区；形成第一栅氧化层，在N阱区表面形成窗口，形成半浮栅，使其在窗口处与N阱区相接触；之后进行边缘刻蚀，使邻接窗口一侧的部分N阱区的表面露出，进行第二次重掺杂N型离子注入，在N阱区中形成N+掺杂区，以调控隧穿晶体管的隧穿效率；形成控制栅介质，使其覆盖半浮栅并延伸覆盖部分N+掺杂区，接着形成控制栅，使其覆盖控制栅介质；在控制栅两侧形成源区和漏区。
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公开(公告)号：CN114141629A
公开(公告)日：2022-03-04
申请号：CN202111437262.0
申请日：2021-11-30
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/423 , H01L29/788
Abstract: 本发明公开一种窗口自对准的分栅型半浮栅晶体管及其制备方法。通过将半浮栅晶体管的基本功能嵌入到硅衬底中，形成器件的垂直结构，极大地降低半浮栅晶体管单元的面积。此外，在形成半浮栅区域时，通过对多晶硅刻蚀深度的控制，形成窗口的自对准，有助于调控窗口处编程效率和反偏漏电流的大小。
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公开(公告)号：CN114141628A
公开(公告)日：2022-03-04
申请号：CN202111414299.1
申请日：2021-11-25
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/423 , H01L29/788
Abstract: 本发明公开一种高效编程的半浮栅晶体管及其制备方法。该高效编程的半浮栅晶体管，包括：衬底，其形成有P阱区、N阱区和U型槽，其中，N阱区位于P阱区上方，U型槽贯穿N阱区；半浮栅介质层，形成在U型槽表面并延伸覆盖一侧的部分N阱区表面，且在另一侧形成有窗口；半浮栅，覆盖半浮栅介质层并完全填充U型槽，且在窗口处与N阱区相接触；控制栅介质层、控制栅和掩膜层，控制栅介质层覆盖半浮栅，控制栅和掩膜层依次形成在控制栅介质层上；分离栅介质层和分离栅，分离栅介质层形成在N阱区表面并延伸覆盖部分掩膜层表面，分离栅覆盖分离栅介质层并填充分离栅区域；源区和漏区，分别形成在控制栅和分离栅两侧，N阱区中。
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公开(公告)号：CN113889436A
公开(公告)日：2022-01-04
申请号：CN202111070720.1
申请日：2021-09-13
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L21/8234 , H01L27/088 , H01L29/423
Abstract: 本发明提供了一种环栅结构源漏的外延制备方法以及环栅结构，其中的方法包括：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍片之间具有凹槽；在所述衬底上淀积非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；在所述锗硅体层形成环栅结构的源/漏区；通过在凹槽淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法，能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的开启电流。
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公开(公告)号：CN113517402A
公开(公告)日：2021-10-19
申请号：CN202110677821.9
申请日：2021-06-18
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
Abstract: 本发明提供了双向阈值对称的选通器，所述双向阈值对称的选通器包括衬底、第一银电极、阻变层和第二银电极，阻变层的组成材料为有机无机杂化钙钛矿，选通器采用了平面对称的双电极结构，在电压刺激下，保证了选通器的第一银电极和第二银电极均能够提供足够的银源，有利于获得双向阈值对称的选通特性，结构简单。本发明还提供了所述双向阈值对称的选通器的制备方法，包括通过真空热蒸发工艺，在衬底的顶面上沉积第一银电极和第二银电极，通过紫外臭氧设备处理沉积有第一银电极和第二银电极的衬底，配制有机无机杂化钙钛矿溶液，通过旋涂工艺对有机无机钙钛矿溶液进行旋涂，形成钙钛矿薄膜。所述双向阈值对称的选通器的制备方法简单，成本低。
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公开(公告)号：CN113284806A
公开(公告)日：2021-08-20
申请号：CN202110538164.X
申请日：2021-05-18
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08
Abstract: 本发明提供了一种环栅器件及其源漏制备方法、器件制备方法、电子设备，其中，环栅器件的源漏制备方法，包括：在基底上形成鳍片，以及横跨所述鳍片的伪栅极单元，所述鳍片包括交替层叠的预备沟道层与预备牺牲层；所述伪栅极单元的数量为多个，多个所述伪栅极单元沿所述预备沟道层的沟道方向依次分布；刻蚀掉相邻两个伪栅极单元之间的预备牺牲层部分；对相邻两个伪栅极单元之间的预备沟道层部分进行刻蚀减薄，并保留部分沟道层材料作为种子层；基于所述种子层，外延源漏的锗硅体层，并在所述锗硅体层形成源极与漏极。
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