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公开(公告)号：CN116206642B
公开(公告)日：2024-03-29
申请号：CN202211374124.7
申请日：2022-11-03
Applicant: 北京超弦存储器研究院
IPC: G11C11/40 , G11C11/4094 , G11C7/06
Abstract: 本申请公开了一种半导体存储器件，包括：第一位线和第二位线，所述第一位线和第二位线分别设置为与对应的存储单元连接；第一感测放大器；所述第一感测放大器设置为放大输入数据；包括第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端与所述第二输出端连接，所述第二输入端与所述第一输出端连接；第一输入控制晶体管和第二输入控制晶体管，设置为控制对应位线上的信号分别输入或不输入到所述第一感测放大器对应的输入端；第一输出控制晶体管和第二输出控制晶体管，设置为控制感测放大器的输出端的信号分别输出或不输出到对应的位线。
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公开(公告)号：CN115274671B
公开(公告)日：2024-03-29
申请号：CN202210804361.6
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例公开了一种存储单元和存储阵列及其制作方法和存储器，该存储单元包括读晶体管以及写晶体管；读晶体管包含第一栅极和第二栅极，读晶体管和写晶体管通过第二栅极相连；第一栅极用于控制读晶体管的读操作；第二栅极配置为作为存储单元的存储节点，通过写晶体管在存储节点写入电信号；其中，读晶体管和写晶体管堆叠设置。该实施例方案通过将读晶体管和写晶体管堆叠设置，使得两个晶体管仅占用一个晶体管的面积，减小了占用面积，为该存储结构的产品化提供了技术基础。
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公开(公告)号：CN117558311A
公开(公告)日：2024-02-13
申请号：CN202210944143.2
申请日：2022-08-05
Applicant: 北京超弦存储器研究院
IPC: G11C11/02
Abstract: 本公开提供一种磁性存储器，涉及半导体技术领域。该磁性存储器包括：第一芯粒，其上集成存储阵列区；第二芯粒，其上集成外围电路区；第一芯粒和第二芯粒分别制作并封装。本示例性实施例中的磁性存储器，采用芯粒设计和相应的封装技术制作而成，能够提高磁性存储器的可靠性，降低加工工艺难度的同时，提高良品率、降低生产成本，并且通过对磁性存储器的读写进行独立控制，降低了磁性存储器的功耗。该磁性存储器的可以应用于航空航天、汽车电子、物联网设备等广泛的领域。
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公开(公告)号：CN117460256A
公开(公告)日：2024-01-26
申请号：CN202211386962.6
申请日：2022-11-07
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/10
Abstract: 本申请实施例提供了一种存储器及其制造方法、访问方法、电子设备。该存储器包括：至少一个存储阵列、多条字线、多条第一位线和多条第二位线；存储阵列包括多个存储单元；存储单元包括：晶体管和电容；电容包括第一电极和第二电极；晶体管包括第三电极、第四电极、第一栅极和第二栅极；电容的第一电极与参考电位端电连接，电容的第二电极与晶体管的第三电极电连接，晶体管的第四电极与第一位线电连接，晶体管的第一栅极与字线电连接，晶体管的第二栅极与第二位线电连接。采用本申请，在读出或写入操作时，能够降低功耗，而且，利于提高写入数据的速度。
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公开(公告)号：CN117460248A
公开(公告)日：2024-01-26
申请号：CN202211387526.0
申请日：2022-11-07
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储器及其制造方法、数据写入方法、电子设备。该存储器包括多个存储单元，该存储单元包括第一晶体管和第二晶体管；第一晶体管为写晶体管，第二晶体管为读晶体管；其中，第一晶体管包括第一电极、第二电极、第一栅极和第二栅极；第二晶体管至少包括第三栅极；第一电极与第一写位线连接；第二电极与第三栅极连接，第三栅极被配置为存储单元的存储节点；第一栅极与写字线连接，第二栅极与第二写位线连接。采用本申请，在写入操作时，能够降低功耗，而且，利于提高写入数据的速度。
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Patent Agency Ranking
公开(公告)号：CN117457720A
公开(公告)日：2024-01-26
申请号：CN202211068696.2
申请日：2022-09-02
Applicant: 北京超弦存储器研究院
IPC: H01L29/08 , H01L29/78 , H01L21/336
Abstract: 本公开是关于一种半导体器件及其制作方法，半导体器件包括：基底、形成于基底上的漏区、沟道区以及源区；源区包括位于沟道区一侧的第一掺杂区和位于第一掺杂区远离沟道区一侧的第二掺杂区；漏区包括位于沟道区一侧的第三掺杂区以及位于第三掺杂区远离沟道区一侧的第四掺杂区。本公开通过将源区以及漏区均设置为掺杂浓度不同的两个区域，使得半导体器件在关态时于源区和漏区形成较厚的耗尽区，有效地抑制了关态电流，降低了半导体器件功耗；另外，源区和漏区于远离沟道区形成高掺杂区域使得半导体器件的串联电阻降低，实现了提高饱和输出电流的目的，结合关态电流的抑制，达到了提高半导体器件的开关比的效果，使得高电荷的储存保持时间提高。
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公开(公告)号：CN117425338A
公开(公告)日：2024-01-19
申请号：CN202211663659.6
申请日：2022-12-23
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储单元、存储器及其制备方法、电子设备。所述存储单元包括：层叠设置于衬底上的读晶体管和写晶体管。其中，写晶体管包括：第一半导体层、第一栅极以及第一栅介质层。第一半导体层位于读晶体管背离衬底的一侧，第一半导体层的底部与读晶体管相连接，第一半导体层的靠近顶部的外侧壁连接写入位线。第一栅极环绕第一半导体层的靠近底部的外侧壁设置。第一栅介质层位于第一栅极与第一半导体层之间，以及第一栅极与写入位线之间。本公开可以降低存储单元的电容负载，以提高存储单元的写入速度及刷新速度，从而优化存储器性能。
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公开(公告)号：CN116209247A
公开(公告)日：2023-06-02
申请号：CN202210945146.8
申请日：2022-08-08
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/4094 , G11C11/402
Abstract: 本申请实施例提供了一种动态存储器、其制作方法、读取方法及存储装置。该动态存储器包括衬底、位于衬底上的多条字线、多条位线、参考电位线和多个存储单元，该存储单元中的源极、漏极、半导体层、主栅极和背栅极等构成一个晶体管，电容电极和背栅极构成存储电容；在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，有利于降低动态存储器的刷新频率；在对该动态存储器的读取过程中，“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；由于“0”状态下检测不到信号则利用电流检测或电压检测均能够实现状态判断，从而便于根据具体需求设计外围检测电路。
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公开(公告)号：CN115312098A
公开(公告)日：2022-11-08
申请号：CN202210803713.6
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C16/02 , G11C16/10 , G11C16/26 , H01L27/11524
Abstract: 本公开公开了一种存储单元、NAND串、存储单元阵列和数据存取方法，该存储单元包括第一晶体管和第二晶体管；所述第一晶体管包括第一极、第二极、以及两个独立的栅极：第一栅极和第二栅极；所述第二晶体管包括第一极、第二极和栅极；所述第一晶体管的第一栅极作为第一字线连接端；所述第二晶体管的栅极作为第二字线连接端；所述第一晶体管的第二栅极与所述第二晶体管的第一极连接。相较于现有技术的NAND型存储器，包含该存储单元和/或NAND串和/或存储单元阵列的NAND型存储器具有更快的写入及刷新速度。
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公开(公告)号：CN115312091A
公开(公告)日：2022-11-08
申请号：CN202210804363.5
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C11/406 , G11C11/408 , G11C11/4094
Abstract: 本申请实施例公开了一种存储单元、阵列、系统及数据读写方法和控制芯片，该存储单元包括：第一晶体管和第二晶体管，第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；第三管脚为第一栅极，第四管脚为第二栅极；第二晶体管包括第五管脚、第六管脚和第七管脚；第七管脚为第三栅极；第一管脚与读出位线相连，第二管脚为参考电压端，第一栅极与读出字线相连，第二栅极与第五管脚相连；第六管脚与写入位线相连，第三栅极与写入字线相连。该实施例方案中将写入电压存储在管脚内省去了单独制作较大面积的电容器，同时第一晶体管设置两个栅极，提升了读写操作的性能，有利于外围电路灵活设置。
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