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公开(公告)号：CN119497368A
公开(公告)日：2025-02-21
申请号：CN202311032591.6
申请日：2023-08-16
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 半导体器件及其制造方法、电子设备，所述半导体器件包括：在所述存储单元区域的堆叠结构中形成沿着垂直于衬底方向延伸的孔洞，所述孔洞的侧壁露出所述堆叠结构中的导电薄膜和第一绝缘薄膜；导电薄膜上的所述孔洞位于所述导电薄膜内；以所述导电薄膜上的所述孔洞为掩模，对所述孔洞的第一绝缘薄膜进行横向刻蚀，直到位于所述第一绝缘薄膜的孔洞露出的第二绝缘薄膜，在所述孔洞内横向刻蚀所述第二绝缘薄膜；第二绝缘薄膜中对应所述第二凹槽的槽底与位于所述导电薄膜的孔洞侧壁露出的第二绝缘薄膜的侧壁之间形成台阶状。
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公开(公告)号：CN119300383A
公开(公告)日：2025-01-10
申请号：CN202310827613.1
申请日：2023-07-06
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种晶体管的制备方法、晶体管阵列及电子设备，涉及半导体技术领域。该方法包括：在硅衬底上依次堆叠第一硅膜层、锗硅膜层和第二硅膜层；在硅衬底、第一硅膜层、锗硅膜层和第二硅膜层上沿位线方向生成位线；在第二硅膜层、锗硅膜层上沿字线方向生成字线；在第一刻蚀槽、第二刻蚀槽内和第二硅膜层上沉积低介电材料，并通过刻蚀和在顶部沉积硅介质材料形成空气间隙，对栅极材料进行隔离，得到垂直栅极全环绕晶体管。通过在环栅和顶部源极/漏极之间沉积覆盖一层保护材料避免氧化，最后通过高沉积速率、低台阶覆盖性介质以形成字线之间的空气间隙，降低了字线之间的寄生电容，提高了VGAA晶体管的器件性能，并降低了制备复杂度。
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公开(公告)号：CN119300379A
公开(公告)日：2025-01-10
申请号：CN202310827127.X
申请日：2023-07-06
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种晶体管的制备方法、晶体管阵列及电子设备，涉及半导体技术领域。该方法包括：在硅衬底上依次堆叠第一硅膜层、锗硅膜层和第二硅膜层；在硅衬底、第一硅膜层、锗硅膜层和第二硅膜层上沿位线方向生成位线；沿字线方向刻蚀形成第二刻蚀槽，并在第一刻蚀槽和第二刻蚀槽形成的硅柱表面生成外延硅材料；填充硅介质材料，并将硅柱刻蚀为至少两个子硅柱；在至少两个子硅柱中未被硅介质材料覆盖的区域生成外延硅材料，并填充栅极材料形成字线后得到垂直栅极全环绕晶体管。通过在锗硅膜层进行双侧两次形成外延硅材料作为沟道，使沟道的形成相对于晶体管单元提高了对称性，提高了晶体管的性能表现。
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公开(公告)号：CN116209281B
公开(公告)日：2024-02-23
申请号：CN202211213559.3
申请日：2022-09-30
Applicant: 北京超弦存储器研究院
IPC: H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
Abstract: 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116234309B
公开(公告)日：2024-02-20
申请号：CN202210995211.8
申请日：2022-08-18
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储器。在本申请实施例提供的存储器中，半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
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Patent Agency Ranking
公开(公告)号：CN117396056A
公开(公告)日：2024-01-12
申请号：CN202210767995.9
申请日：2022-07-01
Applicant: 北京超弦存储器研究院
Abstract: 本公开提供一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供初始结构；在初始结构上依次形成第一自由层和第一铁磁耦合层；使用第一类型离子作为溅射离子，以将靶材中的预设原子溅射至第一铁磁耦合层的顶面，在第一铁磁耦合层的顶面形成第二自由层；热处理第二自由层，激活第二自由层中的硼元素。在本公开中，在形成第二自由层的过程中，使用第一类型离子将靶材中的预设原子溅射至第一铁磁耦合层的顶面，第一类型离子对靶材中的硼原子具有较高的选择比，能够增大靶材中溅射出的硼原子，由于第二自由层中硼元素含量越多矫顽力越大，且矫顽力大小与高温磁免疫能力正相关，从而实现了提高半导体结构的高温磁免疫能力。
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公开(公告)号：CN117135923A
公开(公告)日：2023-11-28
申请号：CN202311371113.8
申请日：2023-10-23
Applicant: 北京超弦存储器研究院
Abstract: 本公开公开了半导体结构及其制备方法、电子设备，涉及半导体技术领域。该方法，包括：提供基底，基底上形成有第一叠层结构；于第一叠层结构上形成第一掩膜层；以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的牺牲层；去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层；以第二掩膜层为掩膜，去除暴露出的第一牺牲层；侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层；去除第二掩膜层；侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层。降低对掩膜层材料的要求，成本低，制程工艺简单。
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公开(公告)号：CN116940212A
公开(公告)日：2023-10-24
申请号：CN202210348374.7
申请日：2022-04-01
Applicant: 北京超弦存储器研究院
Abstract: 一种包含辅助磁场磁性顶电极的SOT‑MRAM及其制备方法，所述SOT‑MRAM包括：基底；自旋轨道耦合层；磁性隧道结；硬掩膜层；保护层，包括多个带有通孔的第一盖帽，第一盖帽包裹磁性隧道结的侧壁和硬掩膜层的侧壁，第一盖帽的通孔允许所述硬掩膜层的顶部露出；第一介质层，包括多个带有通孔的第二盖帽，述第二盖帽设置在第一盖帽的侧壁上，第二盖帽的通孔允许硬掩膜层的顶部露出；磁性顶电极，磁性顶电极靠近基底一侧的表面为曲面并且所述曲面朝向基底弯曲。本申请的SOT‑MRAM的磁性顶电极的表面为曲面，离磁性隧道结自由层较近，可以更好地提供辅助磁场，减小磁性顶电极的厚度，而且制备工艺简单，可以避免损伤MTJ。
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公开(公告)号：CN116615087A
公开(公告)日：2023-08-18
申请号：CN202210116739.3
申请日：2022-02-07
Applicant: 北京超弦存储器研究院
Abstract: 一种磁性隧道结及其制备方法，所述磁性隧道结包括：底电极；设置在所述底电极一侧的磁性隧道结主堆叠层；设置在所述磁性隧道结主堆叠层远离所述底电极一侧的隔断层；设置在所述隔断层远离所述底电极一侧的刻蚀阻挡层；设置在所述刻蚀阻挡层远离所述底电极一侧的顶电极；和设置在所述顶电极远离所述底电极一侧的牺牲硬掩模层。本申请的磁性隧道结及其制备方法可以有效的避免或者大大降低了Cl、H2O和O2等对MTJ器件的损伤。
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公开(公告)号：CN116209281A
公开(公告)日：2023-06-02
申请号：CN202211213559.3
申请日：2022-09-30
Applicant: 北京超弦存储器研究院
IPC: H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
Abstract: 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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