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公开(公告)号：CN102438149B
公开(公告)日：2014-06-18
申请号：CN201110303689.1
申请日：2011-10-10
Applicant: 上海交通大学
IPC: H04N19/625
Abstract: 本发明涉及一种基于可重构技术的AVS反变换的实现方法，包括以下步骤：首先，进行算法分析，即分析算法的C代码，提取出算法的DFG，得到算法的数据传输需求；然后，根据算法分析的结果和可重构阵列的架构，对DFG进行分割和映射，设计出最优的数据传输的方案；其次，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为了一个专用于执行反变换的加速模块。本发明不需要经过复杂的芯片设计过程，可以大大的节省开发时间和开发费用，实用性很高。
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公开(公告)号：CN103744644A
公开(公告)日：2014-04-23
申请号：CN201410014522.7
申请日：2014-01-13
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 本发明提供一种采用四核结构搭建的四核处理器系统及数据交换方法，所述系统包括：采用单程序段多数据方式处理数据，系统包括4个精简指令集架构的微处理器内核，每个微处理器内核包括：指令存储器，用于存储指令；核内数据存储器，用于存储数据；中央处理器，用于根据输入的指令和数据执行相应的操作，更新中央处理器内部的寄存器堆和外部的数据存储器。本发明利用算法的并行性，提高算法的执行效率，另外通过共享寄存器以及在微处理器内核和外部的数据存储器之间搭建多层总线的两种数据交换方式建立四核处理器各内核间的数据通路，改善四核处理器并行处理数据时的性能，提高数据交换效率。
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公开(公告)号：CN101945289B
公开(公告)日：2013-04-03
申请号：CN201010516852.8
申请日：2010-10-22
Applicant: 上海交通大学
IPC: H04N7/26
Abstract: 一种数字视频处理技术领域的全搜索扩展可变块运动估计电路，包括：四个缓存阵列、一个PE阵列，第一缓存阵列的输出端口与PE阵列的第一数据输入端相连接并传输搜索区域数据信息，第二缓存阵列的输出端口与PE阵列的第二数据输入端相连接并传输搜索区域数据信息，第三缓存阵列的输出端口与PE阵列的第三数据输入端相连接并传输搜索区域数据信息，第四缓存阵列的输出端口与PE阵列的第四数据输入端相连接并传输搜索区域数据信息，PE阵列的输入端接收搜索区域数据流及其控制信号、参考块数据流及其控制信号，第一至第四缓存阵列的参考数据输入端接收搜索区域数据流及其控制信号。本发明实现用64×4的运动估计PE阵列来完成64×64大小宏块的扩展可变块运动估计。
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公开(公告)号：CN101909212B
公开(公告)日：2012-08-22
申请号：CN201010245491.8
申请日：2010-08-05
Applicant: 上海交通大学
Abstract: 一种视频处理技术领域的可重构多媒体SoC的多标准宏块预测系统，包括：输入读取控制模块、宏块解析主控制器模块、寄存器接口模块、宏块预测模块、边界滤波强度计算模块、行缓存模块、输出控制模块以及参考帧存储控制器模块。本发明实现兼容H.264和AVS标准的帧内模式预测、帧间运动矢量预测以及边界滤波强度计算，能有效减少存储空间并复用硬件设计，提高解码效率，满足多媒体SoC系统的高性能要求。
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公开(公告)号：CN102446545A
公开(公告)日：2012-05-09
申请号：CN201110457905.8
申请日：2011-12-31
Applicant: 上海交通大学
IPC: G11C11/413
Abstract: 本发明涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法，包括以下步骤：1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。与现有技术相比，本发明具有功耗低、稳定性高等优点。
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Patent Agency Ranking
公开(公告)号：CN101924938A
公开(公告)日：2010-12-22
申请号：CN201010250034.8
申请日：2010-08-11
Applicant: 上海交通大学
Abstract: 一种视频解码技术领域的视频解码宏块预测与边界滤波中相邻块信息的处理方法，使用10个寄存器保存相邻块消息，对左上角的4x4分割块进行下标映射处理，并经偏移计算得到左块、上块、右块和左上块的寄存器编号，采用现有技术处理完后，进行更新下标映射处理，直至完成对整个宏块的处理后，对寄存器进行宏块更新处理，得到新的行缓存内容和相邻寄存器信息，从而进行下一个宏块的处理。本发明适用于H.264和AVS解码中的宏块预测与边界滤波强度计算，能有效的减少相邻块寄存器的存储空间，并复用和简化硬件设计，提高视频解码效率。
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公开(公告)号：CN114153562B
公开(公告)日：2024-06-04
申请号：CN202111440847.8
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F9/455
Abstract: 本发明公开了基于事件驱动的可重构空间阵列的仿真建模平台及方法，涉及空间阵列的快速、精确仿真领域领域，所述平台包括：以事件驱动为引擎；通过模块设计与通信接口实现的解耦，将所述仿真建模平台搭建成为模块的组合方式实现，通过参数化、桩替代实现不同的模块不同硬件参数的快速迭代，同时测试不同硬件通信机制的性能表现。本发明通过构建可扩展的事件驱动仿真框架，来解决架构探索中模拟平台与设计耦合度高，修改复杂的问题；与传统异构阵列模拟器相比，在相同应用架构下，应用事件驱动下模块化的仿真平台进行模拟仿真在debug模式下可以获得平均89％的仿真速度提升，在release模式下可以获得平均529％的仿真速度提升。
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公开(公告)号：CN113688703B
公开(公告)日：2023-11-03
申请号：CN202110924732.X
申请日：2021-08-12
Applicant: 上海交通大学 , 上海航天测控通信研究所
Abstract: 一种基于FPGA的低延时非极大值抑制方法与装置，省去现有各NMS算法均需要的整体排序步骤，降低启动延时，且其可通过灵活的参数配置满足不同的计算速度与精度要求。采用流水线架构，可与流水线架构的神经网络加速器兼容，缩短了目标检测算法整体延迟。
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公开(公告)号：CN116931872A
公开(公告)日：2023-10-24
申请号：CN202210358050.1
申请日：2022-04-06
Applicant: 上海交通大学
Abstract: 本发明提供了一种近似计算电路，包括：存算子阵列，包括：多个呈矩阵式排列的存算单元，每个存算单元用于存储数字域的权重信号以及接收数字域的输入信号，对输入信号和权重信号进行点乘计算，并输出点乘结果；近似加法树，包括：从下至上依次连接的第1层～第n层加法器链路，第1层加法器链路的输入为多个点乘结果，上一层的加法器链路接收下一层的加法器链路的运算结果，第n层加法器链路输出累加和的结果；存算单元和加法器链路均分别由碳基材料的NMOS管和PMOS管组成。本发明减少了模拟域存算中模数转换的电路和过程，并且利用近似计算机制节省了数字域存算的面积和开销，同时，相比于模拟域运算提高了运算结果的准确度。
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公开(公告)号：CN109521995B
公开(公告)日：2023-05-12
申请号：CN201811299080.X
申请日：2018-11-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种内嵌于忆阻器阵列的逻辑运算装置的计算方法，利用反向连接的差分单元结构实现互补形式的输入表示，利用阵列本身在位线上的“线或”操作实现最大项；通过将敏感放大器输出的最大项取反得到最小项；引入运算单元CU完成最大项或最小项的合并；所述利用运算单元CU缓存迭代过程中产生的中间结果的方法为：复用传统存储阵列中的行缓冲，用于在运算过程中缓存迭代产生的中间结果。本发明通过差分单元结构及运算单元的引入，丰富了逻辑原语，使电路以“积之和/和之积”的方式进行运算，同时大幅减少写回操作，从而有效的提高的运算效率。
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