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公开(公告)号：CN101136240B
公开(公告)日：2011-04-06
申请号：CN200710148580.9
申请日：2007-08-29
Applicant: 尔必达存储器股份有限公司
CPC classification number: H03L7/0812
Abstract: DLL电路包括：第一延时调节电路，调节第一分频信号CK1延时量；第二延时调节电路，调节第二分频信号CK2延时量；频率合成电路，对这些延时调节电路的输出进行合频，产生内部时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给复制路径；以及第二时钟驱动器，接收第二延时调节电路的输出。这些时钟驱动器具有实质相同的电路结构。因此，即使在电源电压波动时，对于各分频信号的影响几乎相等。因而，可以防止DLL电路因电源电压波动所致的功能退化。
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公开(公告)号：CN100541648C
公开(公告)日：2009-09-16
申请号：CN200610154020.X
申请日：2006-09-15
Applicant: 尔必达存储器股份有限公司
Inventor： 藤泽宏树
IPC: G11C7/10
CPC classification number: G11C7/1051 , G11C7/1012 , G11C7/1039 , G11C7/106 , G11C7/1066 , G11C7/1069 , G11C11/4096 , G11C2207/107
Abstract: 本发明的半导体存储装置，具有对应于读命令预取存储器阵列中所保持的给定位数的数据，与内部时钟同步，将所预取的数据的L位部分并行传送给内部总线的传送控制电路，以及包含有分别保持从内部总线所输入的L位的各个位的L个FIFO缓存，与外部时钟同步，从L个FIFO缓存的各个中按照输入顺序取出保持数据，串行传送到外部的输出缓存电路，L个FIFO缓存的每一个分别具有依次锁存所输入的M位的数据的M位锁存电路，和依次锁存所输入的N(N＞M)位的数据的N位锁存电路，能够有选择地切换M位锁存电路的路径与N位电路的路径。
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公开(公告)号：CN1968014A
公开(公告)日：2007-05-23
申请号：CN200610163591.X
申请日：2006-10-17
Applicant: 尔必达存储器股份有限公司
IPC: H03H11/28 , H03H11/40 , H03K19/00 , H03K19/0175 , H03K17/687 , G11C11/34
CPC classification number: H04L25/0278 , H04L25/12
Abstract: 一种校准电路，每次转换阻抗调整用代码，都使阻抗调整用晶体管一起变成非活性。通过使阻抗调整用晶体管一起变为非活性而返回到初始设定电位后，根据阻抗调整用代码转换晶体管的状态。晶体管转换时，从初始设定电位通过起动转换时不会发生噪声。因为不发生噪声，比较器总是进行稳定的比较判定，得到能稳定输出。
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公开(公告)号：CN1959844A
公开(公告)日：2007-05-09
申请号：CN200610142862.3
申请日：2006-10-30
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/4063
CPC classification number: H01L27/105 , G11C5/025 , G11C11/4097
Abstract: 公开了一种半导体存储器件，包括：存储单元阵列块；以及与存储单元阵列块沿第一方向排列的电路区。电路区包括第一区以及与第一区沿第一方向排列的第二区。第一区配置有在与第一方向垂直的第二方向对准的第一电路和第二电路。第二区配置有在第二方向对准的多个第三电路。
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公开(公告)号：CN1627438A
公开(公告)日：2005-06-15
申请号：CN200410096381.4
申请日：2004-11-26
Applicant: 尔必达存储器股份有限公司
Inventor： 藤泽宏树
IPC: G11C11/401 , G11C11/409 , H01L27/108 , H01L21/8242
CPC classification number: G11C7/1066 , G11C7/1012 , G11C7/1039 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C11/4096 , G11C2207/107
Abstract: 一种半导体集成电路装置，构成简单，可降低等待时间，包括：将外部时钟信号分频生成读出用时钟的控制电路；基于读出用时钟将对应第1～第4地址的读出数据放大的第1～第4放大电路；将分别与两个偶数以及两个奇数地址对应的各两个放大电路输出的在时间上分为前后的第1、第2以及第3、第4输出数据选择输出的第1、第2多路转接器；锁存并输出第2、第4输出数据的第1、第2锁存电路；分别输入第1、第3数据以及第2、第4数据、并按照读出地址顺序输出的第3、第4多路转接器；输入第3、第4多路转接器的输出的第1、第2寄存器；与时钟信号的上升沿和下降沿同步输出第1、第2寄存器的各两个共计4个输出的第5多路转接器。
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Patent Agency Ranking
公开(公告)号：CN1627438B
公开(公告)日：2010-05-26
申请号：CN200410096381.4
申请日：2004-11-26
Applicant: 尔必达存储器股份有限公司
Inventor： 藤泽宏树
IPC: G11C11/401 , G11C11/409 , H01L27/108 , H01L21/8242
CPC classification number: G11C7/1066 , G11C7/1012 , G11C7/1039 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C11/4096 , G11C2207/107
Abstract: 一种半导体集成电路装置，构成简单，可降低等待时间，包括：将外部时钟信号分频生成读出用时钟的控制电路；基于读出用时钟将对应第1～第4地址的读出数据放大的第1～第4放大电路；将分别与两个偶数以及两个奇数地址对应的各两个放大电路输出的在时间上分为前后的第1、第2以及第3、第4输出数据选择输出的第1、第2多路转接器；锁存并输出第2、第4输出数据的第1、第2锁存电路；分别输入第1、第3数据以及第2、第4数据、并按照读出地址顺序输出的第3、第4多路转接器；输入第3、第4多路转接器的输出的第1、第2寄存器；与时钟信号的上升沿和下降沿同步输出第1、第2寄存器的各两个共计4个输出的第5多路转接器。
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公开(公告)号：CN100561589C
公开(公告)日：2009-11-18
申请号：CN200610132024.8
申请日：2006-10-19
Applicant: 尔必达存储器股份有限公司
IPC: G11C7/10 , G06F13/40 , H03K19/0175
CPC classification number: H03L7/0812 , G11C7/1051 , G11C7/1057 , G11C7/22 , G11C7/222 , G11C7/225
Abstract: 公开了一种具有片内终止(ODT)功能的半导体存储器芯片，其包括延迟锁定环(DLL)电路、同步电路、异步电路、选择信号发生器和选择器。将DLL电路配置来在断言时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号。DLL电路具有预定引导(boost)时间。将选择信号发生器配置来考虑预定引导时间，断言选择信号。将选择器配置来选择异步电路的输出，直到断言了选择信号，而断言了选择信号之后，选择同步电路的另一输出。
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公开(公告)号：CN101136240A
公开(公告)日：2008-03-05
申请号：CN200710148580.9
申请日：2007-08-29
Applicant: 尔必达存储器股份有限公司
CPC classification number: H03L7/0812
Abstract: DLL电路包括：第一延时调节电路，调节第一分频信号CK1延时量；第二延时调节电路，调节第二分频信号CK2延时量；频率合成电路，对这些延时调节电路的输出进行合频，产生内部时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给复制路径；以及第二时钟驱动器，接收第二延时调节电路的输出。这些时钟驱动器具有实质相同的电路结构。因此，即使在电源电压波动时，对于各分频信号的影响几乎相等。因而，可以防止DLL电路因电源电压波动所致的功能退化。
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公开(公告)号：CN101131867A
公开(公告)日：2008-02-27
申请号：CN200710141754.9
申请日：2007-08-21
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/407 , G11C11/4063 , G11C11/4076
CPC classification number: H03F1/56 , H03F2200/366 , H03F2200/453 , H03F2200/456
Abstract: 一种校准电路，包含第一副本缓冲器和第二副本缓冲器，第一副本缓冲器具有与组成输出缓冲器的上拉电路实质相同的电路配置，而第二副本缓冲器具有与组成输出缓冲器的下拉电路实质相同的电路配置。当发出第一校准命令ZQCS时，激活控制信号ACT1或ACT2，并实行第一副本缓冲器或第二副本缓冲器的校准操作。当发出第二校准命令ZQCL时，激活控制信号ACT1、ACT2，并实行第一副本缓冲器和第二副本缓冲器的校准操作。
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公开(公告)号：CN1953095A
公开(公告)日：2007-04-25
申请号：CN200610132024.8
申请日：2006-10-19
Applicant: 尔必达存储器股份有限公司
IPC: G11C7/10 , G06F13/40 , H03K19/0175
CPC classification number: H03L7/0812 , G11C7/1051 , G11C7/1057 , G11C7/22 , G11C7/222 , G11C7/225
Abstract: 公开了一种具有片内终止(ODT)功能的半导体存储器芯片，其包括延迟锁定环(DLL)电路、同步电路、异步电路、选择信号发生器和选择器。将DLL电路配置来在断言时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号。DLL电路具有预定引导(boost)时间。将选择信号发生器配置来考虑预定引导时间，断言选择信号。将选择器配置来选择异步电路的输出，直到断言了选择信号，而断言了选择信号之后，选择同步电路的另一输出。
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