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公开(公告)号：CN101540189B
公开(公告)日：2013-08-14
申请号：CN200910128946.5
申请日：2009-03-17
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
CPC classification number: G11C7/12 , G11C7/02 , G11C7/18 , G11C13/0023 , G11C13/0026 , G11C13/004
Abstract: 本发明涉及具有单端读出放大器的半导体器件。通过单个MOS晶体管放大信号电压，由此防止了芯片面积的增大。半导体存储器件中的读出放大器具有存储单元，存储单元用于基于信号输入/输出端和电源端之间的电阻值的大小来存储信息，半导体存储器件具有以下结构，在该结构中，在从存储单元读取信号的过程中位线电容减小，其中，放大器通过利用具有单端结构的单个MOS晶体管将从输入/输出端输出的信号放大。
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公开(公告)号：CN1825481A
公开(公告)日：2006-08-30
申请号：CN200610008596.5
申请日：2006-02-17
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
CPC classification number: G11C15/04 , G11C15/043
Abstract: 课题是实现具备CAM的半导体器件的高速化或功耗的降低。把不同相位的控制时钟分配给已分割成多个存储区BK1、BK2的存储区阵列，用不同的相位进行词条和检索关键字的处理(读出动作、检索动作)。存储区化的存储区阵列，由分割得更小的多个子阵列SARYU、SARYL构成，在2个子阵列SARYU、SARYL中共用读写检索电路群RWSBK内的读出放大器。这时，就成为从双方的子阵列SARYU、SARYL把位线每个一条地连接到读出放大器上的所谓的开放位线构成。把同一个检索表登录在多个存储区BK1、BK2内，依次反复地将连续输入的检索关键字输入到多个存储区BK1、BK2中，与不同相位的控制时钟同步地进行检索动作。
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公开(公告)号：CN1645514A
公开(公告)日：2005-07-27
申请号：CN200410081864.7
申请日：2004-12-24
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: G11C15/04
CPC classification number: G11C15/04 , G11C15/043
Abstract: 本发明通过高效率地存储范围被指定的IP地址，减少必要的条目数，从而提高TCAM的存储器容量。本发明的具有代表性的一种装置如下：使存储信息(条目)和输入信息(比较信息或检索键)成为某一个位一定是逻辑值‘1’的公共的成组编码。此外，使匹配线成为分层结构，在多条副匹配线与多条搜索线的交点上设置存储器单元，进而使副匹配线通过副匹配判定电路与主匹配线分别连接，在主匹配线上设置主匹配判定电路。
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公开(公告)号：CN101540189A
公开(公告)日：2009-09-23
申请号：CN200910128946.5
申请日：2009-03-17
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
CPC classification number: G11C7/12 , G11C7/02 , G11C7/18 , G11C13/0023 , G11C13/0026 , G11C13/004
Abstract: 本发明涉及具有单端读出放大器的半导体器件。通过单个MOS晶体管放大信号电压，由此防止了芯片面积的增大。半导体存储器件中的读出放大器具有存储单元，存储单元用于基于信号输入/输出端和电源端之间的电阻值的大小来存储信息，半导体存储器件具有以下结构，在该结构中，在从存储单元读取信号的过程中位线电容减小，其中，放大器通过利用具有单端结构的单个MOS晶体管将从输入/输出端输出的信号放大。
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公开(公告)号：CN101540188A
公开(公告)日：2009-09-23
申请号：CN200910128943.1
申请日：2009-03-17
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
CPC classification number: G11C5/147 , G11C7/067 , G11C11/4091
Abstract: 本发明涉及具有单端读出放大器的半导体器件。在防止芯片尺寸增大且抑制了功耗增大的同时，来对MOS晶体管的温度相关性进行补偿。该半导体器件具有DRAM单元，DRAM单元由信息电荷累积电容器和存储单元选择晶体管构造，监控构成读出电路的MOS晶体管的阈值电压值，并且通过利用以下转移率来转换MOS晶体管的被监控的阈值电压值，其中，转移率是基于信息电荷累积电容器的电容和位线的寄生电容来确定的。将被转换的电压值电平偏移，使得预充电电路的预充电电压为预设值电压，对于电平偏移的电压值增加供电能力，并且将电压作为预充电电压来提供。
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Patent Agency Ranking
公开(公告)号：CN1841552B
公开(公告)日：2010-05-26
申请号：CN200610073854.8
申请日：2006-03-31
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
IPC: G11C11/401
CPC classification number: G11C11/4097 , G11C11/4094 , G11C2207/005
Abstract: 本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。
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公开(公告)号：CN101303883A
公开(公告)日：2008-11-12
申请号：CN200810094932.1
申请日：2008-04-30
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
CPC classification number: G06F13/4243 , G06F13/1605
Abstract: 提供一种每当有读出请求时可变更优先顺序的、不会占有存储总线的半导体存储装置、存储器访问控制系统及数据的读出方法。该半导体存储装置具有：主存储器，与地址建立关联并存储数据；读出请求输入部，输入读出请求，该读出请求将读出数据时参照的地址信息、及表示读出该数据时的优先度的优先度信息建立关联；读出数据存储部，使数据与优先度信息建立关联并存储；数据读出部，将与读出请求输入部输入的地址信息相应的数据从主存储器读出；读出数据注册部，使输入到读出请求输入部中的优先度信息、及数据读出部读出的数据建立关联，并存储到读出数据存储部中；和优先处理控制部，从读出数据存储部中建立关联并存储的优先度信息和数据中，选择并输出优先度最高的数据。
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公开(公告)号：CN1307721C
公开(公告)日：2007-03-28
申请号：CN97102023.X
申请日：1997-01-10
Applicant: 尔必达存储器株式会社
IPC: H01L27/108 , H01L27/10 , H01L21/8242 , H01L21/822 , H01L21/768
CPC classification number: H01L27/10894 , H01L27/10814 , H01L27/10873 , H01L27/10882 , H01L27/10885 , H01L2924/0002 , Y10S257/915 , H01L2924/00
Abstract: DRAM的存储器单元选择MISFET Qt的栅电极(8A)(字线)的薄层电阻和位线(BL1、BL2)的薄层电阻分别等于或小于2Ω/□。在形成栅电极(8A)(字线)或位线(BL1、BL2)的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。
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公开(公告)号：CN1841552A
公开(公告)日：2006-10-04
申请号：CN200610073854.8
申请日：2006-03-31
Applicant: 尔必达存储器株式会社
Inventor： 梶谷一彦
IPC: G11C11/401
CPC classification number: G11C11/4097 , G11C11/4094 , G11C2207/005
Abstract: 本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。
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公开(公告)号：CN1702869A
公开(公告)日：2005-11-30
申请号：CN200510073838.4
申请日：2005-05-24
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L27/108 , G11C11/34
CPC classification number: G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10814 , H01L27/10873
Abstract: 提供一种半导体存储装置，能实现高速工作，或能实现高集成化且高速工作。将晶体管(MT1、MT2)配置在连接存储信息的电容器(CAP)的扩散层区(DIFF(SN))的两侧，将各个晶体管(MT1、MT2)的另一扩散层区(DIFF)连接在同一条位线(BL)上。对存储单元(MC)进行存取时，将两个晶体管(MT1、MT2)激活，进行读出。另外对存储单元(MC)进行写入工作时，用两个晶体管(MT1、MT2)将电荷写入电容器中。
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