公开(公告)号：CN1787177A

公开(公告)日：2006-06-14

申请号：CN200510066855.5

申请日：2005-04-29

Applicant: 富士通株式会社

Inventor： 川村和郎

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28518 ,  H01L21/28052 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 一种制造半导体器件的方法，包括：在栅电极30上形成Co膜72的步骤，该栅电极的栅长Lg小于等于50nm；第一次热处理步骤，进行热处理，以使Co膜72和栅电极30相互反应，从而在栅电极30的上部形成CoSi膜76a；选择性蚀刻掉Co膜72未反应部分的步骤；以及第二次热处理步骤，进行热处理，以使CoSi膜76a和栅电极30相互反应，从而在栅电极30的上部形成CoSi2膜42a，其中，在第一次热处理步骤中，形成CoSi膜76a，以使得CoSi膜76a的高度h与CoSi膜76a的宽度w之比h/w小于等于0.7。

公开(公告)号：CN1700478A

公开(公告)日：2005-11-23

申请号：CN200410082007.9

申请日：2004-12-29

Applicant: 富士通株式会社

Inventor： 川村和郎

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 一种用于制造半导体器件的方法，包括：在源/漏极扩散层(64)上形成镍膜(66)的步骤；第一热处理步骤，通过热处理，使镍膜(66)下侧面上的一部分和源/漏极扩散层(64)上侧面上的一部分相互反应，以在源/漏极扩散层(64)上形成Ni2Si膜(70b)；蚀刻掉尚未反应的该部分镍膜(66)的步骤；以及第二热处理步骤，通过热处理，使Ni2Si膜(70b)与源/漏极扩散层(64)上侧面上的一部分相互反应。

公开(公告)号：CN100442464C

公开(公告)日：2008-12-10

申请号：CN200510107112.8

申请日：2005-09-28

Applicant: 富士通株式会社

Inventor： 川村和郎 ,  岛宗洋介

IPC: H01L21/336 ,  H01L21/3205

Abstract: 本发明的半导体器件制造方法包括如下步骤：在半导体衬底34上形成栅电极54p；在栅电极54p两侧的半导体衬底34中形成源极/漏极扩散层64p；在源极/漏极扩散层64p中埋入硅锗层100b；在硅锗层100b的上部形成非晶层101；在非晶层101上形成镍膜66；以及进行热处理以使镍膜66与非晶层101互相反应从而在硅锗层100b上形成硅化物膜102b。由于在与镍膜66反应的非晶层101中没有晶界，因此硅化均匀进行。由于非晶层101中没有晶面，从而可防止形成尖峰状的Ni(Si1-xGeN)2晶体。因此，即便当通过使用薄镍膜66硅化硅锗层100b时，也可以具有低薄层电阻，并且可以抑制结漏电流。

公开(公告)号：CN1938825A

公开(公告)日：2007-03-28

申请号：CN200580010207.6

申请日：2005-05-10

Applicant: 富士通株式会社

Inventor： 川村和郎

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: 具有：在源极/漏极扩散层64上形成Ni膜66的工序；通过进行热处理，使Ni膜66中的下层侧的部分和源极/漏极扩散层64中的上层侧的部分反应，在源极/漏极扩散层64上形成Ni2Si膜70b的第一热处理工序；有选择地蚀刻除去Ni膜66中的未反应的部分的工序；通过进行热处理，进一步使Ni2Si膜70b源极/漏极扩散层64中的上层侧的部分反应的第二热处理工序。

公开(公告)号：CN1881548A

公开(公告)日：2006-12-20

申请号：CN200510107112.8

申请日：2005-09-28

Applicant: 富士通株式会社

Inventor： 川村和郎 ,  岛宗洋介

IPC: H01L21/336 ,  H01L21/3205

CPC classification number: H01L21/26513 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/28525 ,  H01L21/76829 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

Abstract: 本发明的半导体器件制造方法包括如下步骤：在半导体衬底34上形成栅电极54p；在栅电极54p两侧的半导体衬底34中形成源极/漏极扩散层64p；在源极/漏极扩散层64p中埋入硅锗层100b；在硅锗层100b的上部形成非晶层101；在非晶层101上形成镍膜66；以及进行热处理以使镍膜66与非晶层101互相反应从而在硅锗层100b上形成硅化物膜102b。由于在与镍膜66反应的非晶层101中没有晶界，因此硅化均匀进行。由于非晶层101中没有晶面，从而可防止形成尖峰状的Ni(Si1－xGex)2晶体。因此，即便当通过使用薄镍膜66硅化硅锗层100b时，也可以具有低薄层电阻，并且可以抑制结漏电流。

公开(公告)号：CN1841771A

公开(公告)日：2006-10-04

申请号：CN200510092181.6

申请日：2005-08-22

Applicant: 富士通株式会社

Inventor： 田村直义 ,  川村和郎 ,  片上朗

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823814 ,  H01L21/76804 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76864 ,  H01L21/823807 ,  H01L23/485 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/66643 ,  H01L29/7843 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明提供一种p沟道MOS晶体管、半导体集成电路器件及其制造工艺。该p沟道MOS晶体管包括形成在硅衬底中栅极的各横向侧的p型源极区和漏极区，其中每个p型源极区和漏极区包括任一金属膜区和金属化合物膜区，它们作为内部积累压应力的压应力源。使用本发明，可以实现更大的压应力、相当大的空穴迁移，从而使MOS晶体管的运行速度大幅提高。