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公开(公告)号：CN119342884B
公开(公告)日：2025-03-04
申请号：CN202411874823.7
申请日：2024-12-19
Applicant: 安徽大学 , 合肥晶合集成电路股份有限公司
Abstract: 本申请提供了一种半导体结构及其制备方法，涉及半导体技术领域，方法包括：提供设置有栅极结构的衬底；在栅极结构之间的衬底中形成第一沟槽；在第一沟槽内刻蚀形成西格玛沟槽，得到由第一沟槽和西格玛沟槽构成的连通沟槽；其中，西格玛沟槽的顶部宽度小于第一沟槽的底部宽度；在连通沟槽内进行锗硅外延生长，形成锗硅外延层，得到半导体结构；锗硅外延层中，第一外延层设置于连通沟槽的侧壁和底部；第二外延层设置于连通沟槽的中间区域，与第一外延层充满连通沟槽；第二外延层中硼原子浓度高于第一外延层中的硼原子浓度。本申请能够缓解由于第二外延层中硼原子向沟道扩散导致的漏电问题，提高器件性能。
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公开(公告)号：CN117976526A
公开(公告)日：2024-05-03
申请号：CN202410134992.0
申请日：2024-01-31
Applicant: 安徽大学
IPC: H01L21/205 , H01L21/324 , C30B25/02 , C30B33/02 , C30B29/52
Abstract: 本发明公开了一种硅锗外延层的形成方法，包括以下步骤：步骤S1：根据半导体工艺对晶片预处理，在晶片的硅衬底开设凹槽；步骤S2：在第一退火工艺下，在凹槽内形成第一硅锗外延层；步骤S3：对步骤S2中的第一硅锗外延层进行第二退火工艺，形成第二硅锗外延层。本发明采用第一退火工艺和第二退火工艺可形成硅锗外延层，得到的硅锗外延层均匀度高，而且成长速度快。
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公开(公告)号：CN117079688A
公开(公告)日：2023-11-17
申请号：CN202311175010.4
申请日：2023-09-12
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412 , G06F15/78 , G06F7/544
Abstract: 本发明属于集成电路技术领域，具体涉及一种电流域8TSRAM单元、一种动态自适应量化的存算电路、CIM电路及其芯片。其由2个PMOS管P1～P2，6个NMOS管N1～N6构成；其中，P1、P2、N1～N4构成经典的具有两个存储节点Q和QB的6T存储单元；N5的栅极和漏极与N6的源极相连；N5的源极接信号线NIN；N6的栅极接存储节点Q；N6的漏极接计算位线CBL；所述6T存储单元用于实现数据读写保持功能；N5和N6构成乘法运算部分。自适应乘累加电路中采用了8TSRAM单元，并配置了可以随运算结果自适应调整的采样电流生成电路和参考电流生成电路；以保证输出的表征运算结果的计算电流保持稳定。本发明解决了现有CIM电路方案的性能和能耗难以均衡的问题。
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公开(公告)号：CN119342884A
公开(公告)日：2025-01-21
申请号：CN202411874823.7
申请日：2024-12-19
Applicant: 安徽大学 , 合肥晶合集成电路股份有限公司
Abstract: 本申请提供了一种半导体结构及其制备方法，涉及半导体技术领域，方法包括：提供设置有栅极结构的衬底；在栅极结构之间的衬底中形成第一沟槽；在第一沟槽内刻蚀形成西格玛沟槽，得到由第一沟槽和西格玛沟槽构成的连通沟槽；其中，西格玛沟槽的顶部宽度小于第一沟槽的底部宽度；在连通沟槽内进行锗硅外延生长，形成锗硅外延层，得到半导体结构；锗硅外延层中，第一外延层设置于连通沟槽的侧壁和底部；第二外延层设置于连通沟槽的中间区域，与第一外延层充满连通沟槽；第二外延层中硼原子浓度高于第一外延层中的硼原子浓度。本申请能够缓解由于第二外延层中硼原子向沟道扩散导致的漏电问题，提高器件性能。
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