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公开(公告)号：CN119449022A
公开(公告)日：2025-02-14
申请号：CN202510043732.7
申请日：2025-01-10
Applicant: 安徽大学
Abstract: 本申请涉及一种低抖动的电荷泵锁相环电路。所述电路通过在鉴频鉴相器模块后接数字积分路径和模拟比例路径，数字积分路径和模拟比例路径均与组合压控振荡器模块连接；组合压控振荡器模块连接到分频器上输出反馈时钟信号再次输入鉴频鉴相器；组合压控振荡器模块包括两个压控振荡器，其中一个压控振荡器工作在频率随电压增长速率超过线性比例区域，另一个压控振荡器工作在频率随电压增长速率低于线性比例区域；再对两个压控振荡器输出频率经过处理，相互抑制非线性特性，得到线性的电压‑频率特性。线性的输出可以抑制输出抖动问题，从而进一步降低锁相环的输出抖动问题。
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公开(公告)号：CN119449005A
公开(公告)日：2025-02-14
申请号：CN202510043677.1
申请日：2025-01-10
Applicant: 安徽大学
IPC: H03K19/003 , H03K19/0185
Abstract: 本申请涉及一种抗辐照的电平转换电路。所述电路包括基于DICE结构的电平转换电路和抗辐照加固电路；基于DICE结构的电平转换电路用于采用冗余控制节点实现电平转换；包括：输入模块和DICE模块，DICE模块包括四个由1个PMOS晶体管和1个NMOS管串联组成的支路；每个支路中PMOS晶体管和NMOS晶体管的漏极连接作为一个控制节点；输入模块用于通过传输管来控制MOS开关传输差分输入信号至DICE模块；抗辐照加固电路用于通过交叉耦合结构对第二和第三支路的控制节点进行反馈调节。该电路可以完成超低电压到高电压的电平切换，提高电平转换器的抗辐照性，可以抵抗恶劣环境，同时降低了功耗和延迟。
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公开(公告)号：CN118711632A
公开(公告)日：2024-09-27
申请号：CN202410861463.0
申请日：2024-06-28
Applicant: 江淮前沿技术协同创新中心 , 安徽大学
IPC: G11C11/412 , G11C11/419 , G11C7/06 , G11C7/12 , G11C7/24 , G11C8/08
Abstract: 一种17T抗辐照SRAM存储单元电路与工作方法，涉及集成电路设计技术领域，解决现有抗辐照SRAM存储电路存在功耗较大、稳定性较差的问题；包括6个PMOS晶体管、11个NMOS晶体管，设有节点P、节点Q、节点PB、节点QB，本发明所述的存储单元采用堆叠结构，降低了电路的泄漏电流，大幅度降低了电路功耗，存储结构采用完全对称的两个稳定结构相互锁存，增加了电路的稳定性；本发明采用极性设计的加固方式，使得单元只存在三个敏感节点，从而减少了节点的翻转概率，提高单元整体的稳定性，并且在面对任意单节点的翻转，可以有效的阻碍错误的传播，最后恢复错误节点，使得本发明具有单节点自恢复的能力。
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公开(公告)号：CN118711631A
公开(公告)日：2024-09-27
申请号：CN202410861460.7
申请日：2024-06-28
Applicant: 江淮前沿技术协同创新中心 , 安徽大学
IPC: G11C11/412 , G11C11/419 , G11C7/06 , G11C7/12 , G11C7/24 , G11C8/08
Abstract: 一种14T抗辐射SRAM存储单元电路与工作方法，属于集成电路存储器领域，解决现有技术在辐射环境下，SRAM容易受到电离辐射的影响而导致存储单元的临时或永久性故障的问题；包括8个PMOS晶体管和6个NMOS晶体管，PMOS管P5的栅极与PMOS管P6的漏极电连接，PMOS管P5的漏极与PMOS管P6的栅极电连接，形成交叉耦合结构，同时，第一冗余节点与第二冗余节点采用双下拉管结构且下拉管分别由不同反馈进行控制；本发明实现了可完全抵抗单个节点处发生数据翻转，同时，在双节点同时发生数据翻转时仍能恢复到初始状态。
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公开(公告)号：CN117155375A
公开(公告)日：2023-12-01
申请号：CN202311102474.2
申请日：2023-08-30
Applicant: 安徽大学
IPC: H03K19/094 , G11C7/10
Abstract: 本发明提出一种低延迟的抗双节点翻转的锁存器，包括：输入电路，其连接控制时钟并接受输入信号，所述输入电路具有反相器单元和传输门单元，其中所述传输门单元生成四个存储节点：第一节点、第二节点、第五节点和第六节点；存储节点自恢复电路，其所述传输门单元的四个存储节点连接，并生成四个自由翻转的存储节点：第三节点、第四节点、第七节点和第八节点；C单元输出电路，其与所述第一节点、第三节点、第五节点和第七节点连接，对节点进行翻转错误阻隔，所述C单元输出电路输出最终的锁存信号。本发明可以恢复任意敏感节点的翻转和任意双敏感节点翻转，并且与过往的抗双节点翻转的锁存器对比减少了面积和功耗，延迟时间很小。
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Patent Agency Ranking
公开(公告)号：CN117014103A
公开(公告)日：2023-11-07
申请号：CN202310694835.0
申请日：2023-06-12
Applicant: 安徽大学
Abstract: 本发明涉及混合网络编解码技术，揭露了一种SCMA‑D2D网络低复杂度编解码方法、装置及设备，该方法包括：根据SCMA蜂窝用户与D2D用户的用户信息以及频谱资源块生成连接因子矩阵，根据连接因子矩阵生成连接因子图；根据连接因子图构建码字生成器，利用码字生成器计算用户信息对应的码字；根据用户信息对应的码字及频谱资源块生成混合网络信号数据；将经过高斯信道传输后的混合网络信号数据输入中继网络中，得到中继信号数据，并广播至SCMA蜂窝用户及D2D用户对应的接收端；在接收端接收到中继信号数据后，利用多用户分类解码器对中继信号数据进行解码，得到解码信息。本发明可以提高多用户解码的精度同时降低编解码的复杂度。
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公开(公告)号：CN115346580A
公开(公告)日：2022-11-15
申请号：CN202211028643.8
申请日：2022-08-25
Applicant: 安徽大学
Abstract: 本发明公开一种存储单元、差分存储单元及非易失性存储器，该存储单元包括控制晶体管，作为电容器件，所述控制晶体管的阱作为控制端口；第一读取晶体管，第一读取晶体管的源极与阱相连作为读取端口；第二读取晶体管，第二读取晶体管的阱和源极与地电压相连；及选择晶体管，选择晶体管的栅极作为选择端口，选择晶体管的源极作为信号输出端口，选择晶体管的阱与地电压相连，第一读取管的漏极、第二读取管的漏极及选择管的源极相连；控制晶体管的栅极、第一读取晶体管的栅极和第二读取晶体管的栅极互相连接形成浮栅。本发明的存储单元编程和擦除操利用FN隧穿效应，具有功耗低、存储密度高，面积小，擦写忍耐性及数据保持性强，以及读取速度快的特点。
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公开(公告)号：CN113098571A
公开(公告)日：2021-07-09
申请号：CN202110330579.8
申请日：2021-03-23
Applicant: 安徽大学
IPC: H04B7/0413 , H04L25/03
Abstract: 本发明提供一种大规模MIMO系统信号检测方法、系统、基站及存储介质，所述检测方法包括对第一初始信号进行主动禁忌搜索检测，以获取初始估计向量；根据所述初始估计向量消除所述第一初始信号中的干扰信号，以获取第二初始信号；对所述第二初始信号进行消息传递检测以获取输出向量估计；根据所述输出向量估计对符号向量进行重构，以获取符号向量重构值；将所述符号向量重构值作为主动禁忌搜索的输入进行迭代操作，迭代结束后的最终的所述符号向量重构值作为检测结果输出。利用本发明，可以改善RTS算法在高阶调制下性能不佳的情况，且拥有更低的复杂度。
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公开(公告)号：CN103400597A
公开(公告)日：2013-11-20
申请号：CN201310316948.3
申请日：2013-07-25
Applicant: 安徽大学
IPC: G11C15/00
Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
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公开(公告)号：CN102592661A
公开(公告)日：2012-07-18
申请号：CN201210052508.7
申请日：2012-03-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，包括两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。
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