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公开(公告)号：CN110046365A
公开(公告)日：2019-07-23
申请号：CN201810041728.7
申请日：2018-01-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路可制造性设计中静态随机存储电路良率分析领域，具体采用一种通用帕累托和高斯联合分布作为实际采样分布函数族，通过最小化实际采样分布和理想采样分布之间的交叉熵，从而获得最优的实际采样分布参数。使用优化后的实际采样分布进行采样计算SRAM失效率，能够大幅减小采样点数，提高采样效率。本发明的关键是提出采用通用帕累托和高斯混合分布为采样分布函数族；并针对该分布的参数优化问题，提出了一个迭代策略，不断地进行采样、更新实际分布参数、计算失效率，直到失效率满足精度要求。实验结果表明，本发明提出的方法明显优于目前现有技术的方法。
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公开(公告)号：CN105677932A
公开(公告)日：2016-06-15
申请号：CN201410663517.9
申请日：2014-11-19
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路技术领域，具体涉及一种用于带后硅可调寄存器电路的统计时序分析方法。所述方法包括：主元压缩得到N个独立随机变量；生成稀疏网格配置点；计算每个配置点的最小时钟周期；计算最小时钟周期广义多项式混沌展开系数；计算带后硅可调寄存器电路的良率。本方法可行性高，能够在获得和现有方法相比拟的精度情况下，显著减少程序运行时间，可用于解决较大规模带后硅可调寄存器电路的统计时序分析问题。
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公开(公告)号：CN102467586B
公开(公告)日：2015-04-22
申请号：CN201010535297.3
申请日：2010-11-08
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路领域，涉及一种用于集成电路设计的分布式并行最小代价流方法及装置。本发明的方法为每个处理器维持一个任务队列进行分布式的调度，能够有效减小任务队列访问冲突，在更多处理器核的情况下，能够得到更好的加速比。应用本发明方法的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和多核处理器。本发明的分布式并行最小代价流方法相比中央队列调度的并行最小代价流方法可以获得更高的加速比。本发明可应用于求解一大类集成电路设计自动化问题的多核并行实现。
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公开(公告)号：CN102402635B
公开(公告)日：2014-03-05
申请号：CN201010286461.1
申请日：2010-09-19
Applicant: 复旦大学
IPC: G06F17/50 , H01L21/768
Abstract: 本发明属集成电路半导体制造技术领域，涉及一种针对耦合电容影响的化学机械抛光工艺哑元金属填充方法。本方法将求解最小化耦合电容影响的哑元金属填充问题转化成特殊的覆盖线性规划问题，然后用完全多项式时间近似法求解所述问题。本发明能保证最终结果的最优性，在满足给定金属密度约束的前提下，最终获得的哑元金属带来的耦合电容增加量不超过最小增加量的倍。本方法解决了以往方法中存在的速度和精度不能兼顾的难题，可以应用于解决大规模版图哑元填充问题。
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公开(公告)号：CN101964001B
公开(公告)日：2012-08-01
申请号：CN200910055196.3
申请日：2009-07-22
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属集成电路半导体制造技术领域，涉及一种化学机械抛光工艺的哑元填充方法。本发明将求解最小化哑元金属数目的哑元填充问题转化成一类特殊的覆盖线性规划CLP问题，然后根据CLP问题的特点，应用组合优化领域中一种完全多项式时间近似算法FPTAS来求解最小哑元填充问题。该方法既可以保证最终结果的ε最优性，又可以实现最终结果精度和计算速度的折中，解决了现有方法中存在的速度和精度不能兼顾的难题；该方法还可以在线性时间复杂度下，获得近似最少的哑元填充数目，可用于解决大规模版图哑元填充问题。
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Patent Agency Ranking
公开(公告)号：CN110610009B
公开(公告)日：2022-10-14
申请号：CN201810614800.0
申请日：2018-06-14
Applicant: 复旦大学
IPC: G06F30/398 , G06K9/62
Abstract: 本发明属集成电路技术领域，涉及集成电路可制造性设计中静态随机存储电路良率分析方法，本方法中，首先使用互信息和序列二次规划，对高维SRAM电路的扰动空间进行降维，实现高维SRAM电路最佳平移矢量的快速计算；然后建立低维和高维SRAM电路性能分布的贝叶斯模型；最后，使用低维SRAM电路的先验知识，可极大地加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的SRAM失效率。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法，可实现6‑7倍加速比。
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公开(公告)号：CN115081381A
公开(公告)日：2022-09-20
申请号：CN202210707368.6
申请日：2022-06-21
Applicant: 上海伴芯科技有限公司 , 复旦大学
IPC: G06F30/392 , G06N3/04 , G06N3/08
Abstract: 本发明提供了一种基于图神经网络的芯片布图规划方法、装置及存储介质，包括：生成具有最优模块布局的训练数据集；基于变分图自动编码器框架构建模块布局模型；用训练数据集训练模块布局模型，得到训练好的模块布局模型，使之学习到最优模块布局的关键特征；根据目标芯片的电路网表对目标芯片的电路进行电路划分，得到所有模块以及模块之间的互连信息；根据模块之间的互连信息，利用训练好的模块布局模型确定每个模块在目标芯片中的位置。本发明提供的布图规划方法相对传统的数学解析法或构造法具有更快的收敛速度和更强的线长优化能力。
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公开(公告)号：CN105893645B
公开(公告)日：2020-06-12
申请号：CN201410802288.4
申请日：2014-12-19
Applicant: 复旦大学
IPC: G06F30/398
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
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公开(公告)号：CN101964004B
公开(公告)日：2013-08-21
申请号：CN200910055400.1
申请日：2009-07-24
Applicant: 复旦大学
Abstract: 本发明属集成电路技术领域，涉及一种应用于集成电路设计自动化中的多核并行最小代价流求解方法及装置。该方法及装置基于非确定性事务模型来实现最小代价流的求解，易于算法设计和并行实现，并从理论上保证算法的正确性。该方法利用线程池及线程绑定技术降低线程创建释放以及线程调度的开销，提高并行的效率。本发明利用多核处理器技术来提升最小代价流求解的速度，用于包含任何数目处理器核的装置，具有很好的伸缩性。本发明可用于求解一大类集成电路设计自动化问题的多核并行实现。
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公开(公告)号：CN111797584B
公开(公告)日：2024-03-19
申请号：CN201910216147.7
申请日：2019-03-21
Applicant: 复旦大学
IPC: G06F30/392 , G06F15/78
Abstract: 本发明属于集成电路领域，具体涉及一种基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法，包括，在CPU中读取GDS版图、生成高斯面、生成初始点、切分版图以及筛选分块后，针对每个含初始点的分块，在FPGA中运行随机行走算法；CPU中完成FPGA中超出分块边界或者未触及任何导体的路径，并计算最终寄生电容结果。本发明算法简单规整，不需要复杂的空间管理策略，仍具有较高的能效比，并且处理分块的FPGA位流在一次编译生成后，可针对不同GDS版图重复利用，实用性高。本发明尤其是提出适用于随机行走寄生电容参数提取的FPGA和CPU异构计算框架；并针对该框架提出了版图切分方法，以及提高FPGA代码并行效率的优化方法。
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