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公开(公告)号：CN103365731B
公开(公告)日：2016-07-06
申请号：CN201310267669.2
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
IPC: G06F11/00
Abstract: 本发明公开了一种降低处理器软错误率的方法和系统。包括：预测模型构建步骤，使用机器学习的方法构建预测模型，来预测可以低开销地降低处理器软错误率的处理器最佳配置；识别程序片段步骤，在程序运行过程中，将程序分成若干连续的程序片段；统计特征获取步骤，在程序片段初始运行的一小段时间内，获取程序片段的统计特征；最佳配置预测步骤，将获取的统计特征输入预测模型，预测出程序片段相应的处理器最佳配置作为预测结果；调节步骤，根据预测结果，调节处理器部件配置，从而在保持或者提高性能功耗比的情况下，降低处理器的软错误率。本发明通过动态调节处理器部件配置，实现低开销地降低处理器软错误率的目的。
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公开(公告)号：CN103699458A
公开(公告)日：2014-04-02
申请号：CN201310682554.X
申请日：2013-12-12
Applicant: 中国科学院计算技术研究所
IPC: G06F11/14
Abstract: 本发明公开了一种降低动态冗余多线程性能和功耗开销的方法，包括指令译码阶段，读取程序运行过程中指令操作码，识别NOP指令，NOP指令统计量加一；指令发射阶段，读取寄存器时，使用寄存器号索引记录表，将相应标志位置0；指令提交阶段，使用寄存器号索引记录表，查看相应标志位，如果内容为1，则表明之前写寄存器的指令为动态死指令，死指令统计量加一；无论标志位内容为0或1，在指令提交阶段，都将标志位置1。程序每运行一定数量的指令，将动态死指令和NOP指令统计信息以及其他关键统计量输入已构建线性回归预测模型，预测处理器部件的AVF；当处理器部件的AVF高时，则开启冗余线程以提高可靠性；当处理器部件的AVF低时，则关闭冗余线程以提高性能，降低功耗。
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公开(公告)号：CN103324269A
公开(公告)日：2013-09-25
申请号：CN201310233401.7
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明涉及一种降低多线程程序功耗的方法及系统，在锁预测表中记录执行线程第一次访问锁的锁信息。对已经记录的锁和临界区进行访问时，执行线程一进入临界区就开始计时，而其他需要访问的线程先后进入锁队列。根据锁持有时间预测表中记录的锁持有时间，同时考虑线程的优先级，控制未进入临界区的线程相应处理器核进入合适的低功耗模式。当接近锁持有时间预测表中的记录时，及时恢复将要进入临界区的优先级最高线程相应处理器核的功耗模式，使得该线程在临界区正常执行。当执行线程离开临界区时，更新锁持有时间预测表中相应的锁持有时间。当被选中的线程进入临界区时，调节锁队列中优先级最高的线程相应处理器核的功耗模式。
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公开(公告)号：CN101446842B
公开(公告)日：2010-04-21
申请号：CN200810247389.4
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F1/04
Abstract: 本发明涉及一种门控时钟系统及其工作方法，系统包括用于产生使能信号的叶结点，所述系统还包括转换单元和门控单元，所述转换单元，用于接收所述叶结点产生的使能信号，将所述使能信号转换成新使能信号，将所述新使能信号输入到所述门控单元，所述新使能信号比所述使能信号晚一拍开始和结束；所述门控单元，用于采用所述新使能信号产生门控时钟。本发明能够保证门控时钟在使能信号失效后关闭。
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公开(公告)号：CN100555225C
公开(公告)日：2009-10-28
申请号：CN200810102086.3
申请日：2008-03-17
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/30174 , G06F9/30076 , G06F9/30094 , G06F9/30185
Abstract: 本发明公开了一种支持X86虚拟机的RISC处理器装置及方法。该RISC处理器，包括指令模块包括扩展指令模块，用于存储支持X86虚拟机的虚拟机指令集；译码器，用于在虚拟机指令集指令译码过程中，区分出指令的虚拟机指令集模式，将指令按照所区分的虚拟机指令集模式，进行译码后输出给定点运算部件或者浮点运算部件；定点运算部件用于根据译码器的输出，对虚拟机指令集的定点指令进行处理，输出执行的结果；浮点运算部件用于根据译码器的输出，对虚拟机指令集的浮点指令进行处理，输出执行结果。其提高RISC处理器运行虚拟机的性能。
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Patent Agency Ranking
公开(公告)号：CN100476718C
公开(公告)日：2009-04-08
申请号：CN200510095815.3
申请日：2005-09-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种64比特浮点乘加器的流水节拍划分方法，实现形式为(A×B)+C的乘加运算，浮点乘加器分为四个流水节拍，包括：第一拍中用2个14:2的乘法压缩树同时压缩A×B和操作数C取反移位后的结果，得到2个进位及2个和，在第二拍中用一个4:2的乘法压缩树来压缩第一拍的结果，得到压缩后的进位与和，并做半加运算，同时预测加法结果符号及加法结果首0位置；第三拍中编码首0检测的结果，得到规格化左移的位数，进行移位；在第四拍中，对结果做加法和舍入操作，得到最后的结果。本发明还公开了与流水节拍划分方法相对应的64比特浮点乘加器。本发明的优点在于：缩短第一个节拍的延迟，增加第二个节拍的延迟，均衡了流水节拍。
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公开(公告)号：CN100405323C
公开(公告)日：2008-07-23
申请号：CN200510086445.7
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种在指令级随机测试中支持EJTAG测试的方法，包括读取并解析指令模版；从指令库中选取指令；产生合法指令及相关的附加信号；对指令进行分类处理；将指令分别送入指令级模拟器以及仿真环境；在所述的指令级模拟器中执行送入的指令，得到所述指令的在指令级模拟器中的仿真结果；在所述的仿真环境中执行送入的指令，得到执行结果，对待验证处理器设置断点；将指令级模拟器的执行结果送入仿真环境，用于与仿真环境得到的指令执行结果进行比较；判断是否发生了调试断点例外，若发生则进行调试处理，并发出相应的警告，否则比较运行结果。
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公开(公告)号：CN101196869A
公开(公告)日：2008-06-11
申请号：CN200710308571.1
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了RISC处理器及其寄存器标志位处理方法。该处理器包括物理寄存器堆、运算部件和译码器，所述物理寄存器堆包括模拟标志寄存器，用于模拟实现CISC处理器的标志寄存器标志位；所述运算部件包括标志读写模块，用于读写模拟标志寄存器标志位的值。所述运算部件还包括运算控制器，用于在运算过程中，当RISC处理器处于X86虚拟机工作模式时，根据模拟标志寄存器标志位的值，进行控制。
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公开(公告)号：CN101013389A
公开(公告)日：2007-08-08
申请号：CN200710063181.2
申请日：2007-01-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于时间冗余的检验流水线瞬态故障的装置及方法，和包括所述装置的流水线系统。该装置包括操作队列，与该操作队列连接的寄存器堆，与所述操作队列和所述寄存器堆连接的保留站；其特征是，所述操作队列中有用于标示主指令和冗余指令的状态位。该方法包括：步骤一，将主指令及其冗余指令送入操作队列；步骤二，操作队列中的操作经寄存器重命名；步骤三，保留站侦听结果总线；步骤四，当保留站中某条指令的所有操作数都准备好时该指令开始运算并把结果通过结果总线写回操作队列；步骤五，检查主指令和冗余指令的运算结果是否一致；如果是一致，则修改处理器状态；如果不一致，则输出异常状态。本发明不仅使流水线结构具有容错能力，提高微处理器可靠性，而且硬件开销小。
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公开(公告)号：CN1987825A
公开(公告)日：2007-06-27
申请号：CN200510130722.X
申请日：2005-12-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种利用路预测技术的多线程处理器的取指方法，该方法包括：在多路组相联的指令高速缓存中，使用路预测器为取指优先级最高的线程预测该线程的指令处在哪一路中，然后使用该线程的程序计数器访问预测的路进行取指，同时使用取指优先级次高的线程的程序计数器访问指令高速缓存其余的路进行取指。本发明还公开了一种利用路预测技术的多线程处理器的取指系统。本发明使用单端口的高速缓存对多个线程进行取指，既避免了在多线程处理器中使用多端口高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口高速缓存只能对一个线程取指造成取指带宽不高的问题。
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