公开(公告)号：CN105094752B

公开(公告)日：2018-09-11

申请号：CN201510603387.4

申请日：2015-09-21

Applicant: 中国科学院自动化研究所

Inventor： 王琪 ,  张志伟 ,  丁光新 ,  薛晓军 ,  史明霞 ,  侯化成 ,  郭旭龙

IPC: G06F9/38 ,  G06F12/02

Abstract: 本发明提供了一种指令缓冲与对齐缓冲装置，包括：指令缓冲区IB，包括2n个指令行IB[0]～IB[2n‑1]，每行包括2m个单元；以及对齐缓冲区AB，包括2个指令行AB[0]和AB[1]，每行包括2m个单元，其中：其中n、m是正整数；每个单元的宽度为处理器支持的最小指令宽度；以及IB和AB连接为使得从指令存储器返回的指令包被优先写入AB中，在AB存满指令之后，写入IB中。本发明还提供了该指令缓冲与对齐缓冲装置的操作方法。

公开(公告)号：CN103092560B

公开(公告)日：2016-03-23

申请号：CN201310027083.9

申请日：2013-01-18

Applicant: 中国科学院自动化研究所

Inventor： 王东琳 ,  侯化成 ,  王惠娟 ,  肖偌舟 ,  林玻 ,  张志伟

IPC: G06F7/523 ,  G06F1/32

Abstract: 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。

公开(公告)号：CN105242904A

公开(公告)日：2016-01-13

申请号：CN201510604477.5

申请日：2015-09-21

Applicant: 中国科学院自动化研究所

Inventor： 王琪 ,  张志伟 ,  丁光新 ,  薛晓军 ,  史明霞 ,  侯化成 ,  李阳 ,  郭旭龙

IPC: G06F9/30 ,  G06F9/38

Abstract: 本发明提供了一种用于处理器指令缓冲与循环缓冲的装置，包括：指令缓冲器、对齐缓冲器、循环缓冲器、以及可选地包括多路选择器。其中，指令缓冲器与对齐缓冲器相连，对齐缓冲器与循环缓冲器相连，对齐缓冲器和循环缓冲器都与多路选择器相连。本发明还提供了一种操作该装置的方法。

公开(公告)号：CN105094752A

公开(公告)日：2015-11-25

申请号：CN201510603387.4

申请日：2015-09-21

Applicant: 中国科学院自动化研究所

Inventor： 王琪 ,  张志伟 ,  丁光新 ,  薛晓军 ,  史明霞 ,  侯化成 ,  郭旭龙

IPC: G06F9/38 ,  G06F12/02

Abstract: 本发明提供了一种指令缓冲与对齐缓冲装置，包括：指令缓冲区IB，包括2n个指令行IB[0]～IB[2n-1]，每行包括2m个单元；以及对齐缓冲区AB，包括2个指令行AB[0]和AB[1]，每行包括2m个单元，其中：其中n、m是正整数；每个单元的宽度为处理器支持的最小指令宽度；以及IB和AB连接为使得从指令存储器返回的指令包被优先写入AB中，在AB存满指令之后，写入IB中。本发明还提供了该指令缓冲与对齐缓冲装置的操作方法。

公开(公告)号：CN112835624A

公开(公告)日：2021-05-25

申请号：CN202110188273.3

申请日：2021-02-18

Applicant: 中国科学院自动化研究所

Inventor： 王琪 ,  张志伟 ,  丁光新 ,  薛晓军 ,  史明霞 ,  侯化成 ,  李阳

IPC: G06F9/30 ,  G06F9/32

Abstract: 本发明公开了一种指令字处理器，包括零开销循环单元、指令译码单元、寄存器访问单元、写回单元和指令存储单元等模块。以及一种处理器的零开销循环处理方法。本发明的装置和方法改进了零开销循环指令和零开销循环单元的设计，放松了编译器采用零开销循环指令优化循环的条件，降低了处理器循环控制逻辑部分的硬件复杂度，还解决了处理器处理中断、异常等事件时，零开销循环单元的现场保护和现场恢复问题，既支持具有循环缓冲的处理器装置，也支持指令宽度不一致，但指令宽度都是最小寻址宽度的整数倍的处理器装置，提高循环处理的灵活性与执行效率。

公开(公告)号：CN105242904B

公开(公告)日：2018-05-18

申请号：CN201510604477.5

申请日：2015-09-21

Applicant: 中国科学院自动化研究所

Inventor： 王琪 ,  张志伟 ,  丁光新 ,  薛晓军 ,  史明霞 ,  侯化成 ,  李阳 ,  郭旭龙

IPC: G06F9/30 ,  G06F9/38

Abstract: 本发明提供了一种用于处理器指令缓冲与循环缓冲的装置，包括：指令缓冲器、对齐缓冲器、循环缓冲器、以及可选地包括多路选择器。其中，指令缓冲器与对齐缓冲器相连，对齐缓冲器与循环缓冲器相连，对齐缓冲器和循环缓冲器都与多路选择器相连。本发明还提供了一种操作该装置的方法。

公开(公告)号：CN103092560A

公开(公告)日：2013-05-08

申请号：CN201310027083.9

申请日：2013-01-18

Applicant: 中国科学院自动化研究所

Inventor： 王东琳 ,  侯化成 ,  王惠娟 ,  肖偌舟 ,  林玻 ,  张志伟

IPC: G06F7/523 ,  G06F1/32

Abstract: 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。