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公开(公告)号：CN118076115A
公开(公告)日：2024-05-24
申请号：CN202311553344.0
申请日：2023-11-21
Applicant: 三星电子株式会社
Abstract: 可以提供半导体器件和包括半导体器件的数据存储系统，该半导体器件包括堆叠在衬底上并且彼此间隔开的第一栅电极；穿过第一栅电极的第一沟道结构，第一沟道结构包括第一沟道层、在第一沟道层和第一栅电极之间的第一电介质层、填充第一沟道层的内部的第一掩埋绝缘层、覆盖第一沟道层和第一电介质层的至少一部分的辅助沟道层、以及在第一掩埋绝缘层上的第一沟道焊盘；以及穿过第一栅电极的隔离区，隔离区彼此间隔开。辅助沟道层可以与第一沟道焊盘接触。第一沟道焊盘可以通过辅助沟道层与第一电介质层间隔开。
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公开(公告)号：CN118263212A
公开(公告)日：2024-06-28
申请号：CN202311635844.9
申请日：2023-12-01
Applicant: 三星电子株式会社
IPC: H01L23/488 , H10B12/00 , H10B41/35 , H10B43/35 , H01L23/482
Abstract: 提供了一种半导体装置和一种电子系统。该半导体装置包括：交替地堆叠在衬底的上表面上的栅极层和下绝缘层、穿过栅极层和下绝缘层并在竖直方向上延伸的沟道结构、设置在沟道结构上的串选择栅极层、穿过串选择栅极层并在竖直方向上延伸的串选择沟道结构、以及设置在沟道结构和串选择沟道结构之间的空间中并将沟道结构连接至串选择沟道结构的接触焊盘。接触焊盘的下表面接触沟道结构，并且接触焊盘的上表面接触串选择沟道结构。接触焊盘的下表面的第一宽度大于接触焊盘的中心部分的第二宽度。接触焊盘的上表面的第三宽度大于接触焊盘的中心部分的第二宽度。
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公开(公告)号：CN118265308A
公开(公告)日：2024-06-28
申请号：CN202311766299.7
申请日：2023-12-20
Applicant: 三星电子株式会社
Abstract: 一种竖直型存储器件，包括第一柱结构，在字线模制件内部的沟道孔中；以及第二柱结构，在串选择线模制件内部与沟道孔重叠的串选择线孔中。第一柱结构包括：第一栅极绝缘层和单元沟道层，在沟道孔的内壁上；可变电阻层，在单元沟道层的一侧上；第一填充绝缘层，填充沟道孔；以及连接焊盘，在第一填充绝缘层的上部中。第二柱结构包括：第二栅极绝缘层，在串选择线孔的内壁上；选择沟道层，在第二栅极绝缘层的一侧上；以及第二填充绝缘层，在选择沟道层上填充串选择线孔。
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公开(公告)号：CN117769250A
公开(公告)日：2024-03-26
申请号：CN202311200938.3
申请日：2023-09-18
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路装置和电子系统。该集成电路装置包括：半导体衬底上的多条导线，多条导线在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其与多条导线在竖直方向上交替并且在水平方向上延伸；以及沟道结构，其在竖直方向上延伸穿过多条导线和多个绝缘层。沟道结构包括芯绝缘层、芯绝缘层的侧壁和底表面上的沟道层、沟道层的外侧壁上的信息存储层、以及覆盖芯绝缘层的顶表面的焊盘图案。焊盘图案接触沟道层的外侧壁的一部分和信息存储层的最顶表面。
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公开(公告)号：CN116705790A
公开(公告)日：2023-09-05
申请号：CN202310176787.6
申请日：2023-02-28
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392 , G06T7/00 , G06N20/00 , G06F115/10 , G06F115/02
Abstract: 公开了一种电子装置的操作方法，该电子装置包括执行基于机器学习的半导体布局仿真模块的处理器。该操作方法包括：在由处理器执行的半导体布局仿真模块处接收布局图像；基于布局图像和半导体集成电路的制造装置信息图像推断晶片图像，半导体集成电路由半导体制造装置基于最终布局图像制造；当晶片图像不可接受时调整布局图像；以及当晶片图像可接受时确认布局图像为最终布局图像。
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Patent Agency Ranking
公开(公告)号：CN116387329A
公开(公告)日：2023-07-04
申请号：CN202211640314.9
申请日：2022-12-20
Applicant: 三星电子株式会社
IPC: H01L27/146 , H10K39/34
Abstract: 一种图像传感器包括第一下部芯片和在第一下部芯片上并接合至第一下部芯片的上部芯片。第一下部芯片和上部芯片合起来提供多个像素。多个像素中的各个像素包括在上部芯片中的光电转换元件、浮置扩散区、接地区和传输栅极，以及在第一下部芯片中的多个下部晶体管。多个下部晶体管当中的第一下部晶体管包括垂直堆叠的多个第一沟道层以及在多个第一沟道层上的第一栅极。
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公开(公告)号：CN1779916A
公开(公告)日：2006-05-31
申请号：CN200510116124.7
申请日：2005-10-26
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/768
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 一种制造半导体器件的方法，包括，在衬底上形成绝缘图形。绝缘图形具有露出衬底表面的至少一个开口。然后，在衬底上形成第一多晶硅层，以便第一多晶硅层填充开口。第一多晶硅层还包括在其中的空隙。第一多晶硅层的上部被除去，以便空隙扩大到凹部，以及凹部被露出。在衬底上形成第二多晶硅层，以便第二多晶硅层填充凹部。
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公开(公告)号：CN117479542A
公开(公告)日：2024-01-30
申请号：CN202310524578.6
申请日：2023-05-10
Applicant: 三星电子株式会社
Abstract: 一种三维非易失性存储器件，包括：水平字线，所述水平字线在垂直方向上彼此分隔开；水平铁电层，所述水平铁电层布置在所述水平字线之间，所述水平铁电层包括上水平铁电层和下水平铁电层；垂直铁电层，所述垂直铁电层与所述水平铁电层的侧壁接触并在所述垂直方向上延伸；半导体柱，所述半导体柱在所述垂直方向上穿过所述水平字线；和沟道区，所述沟道区位于所述水平字线和所述半导体柱之间，其中，所述上水平铁电层和所述下水平铁电层在所述垂直方向上通过气隙彼此分隔开。
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公开(公告)号：CN116234318A
公开(公告)日：2023-06-06
申请号：CN202211554218.2
申请日：2022-12-05
Applicant: 三星电子株式会社
Abstract: 一种制造半导体器件的方法，包括：形成第一衬底和第一衬底上的第二衬底；通过在第二衬底上交替堆叠第一层间绝缘层和牺牲层来形成第一堆叠区域；通过在第一堆叠区域上交替堆叠第二层间绝缘层和牺牲层来形成第二堆叠区域；通过部分地去除第二堆叠区域来形成在第一方向上彼此间隔开的第一开口；在第一开口中形成第一填充绝缘层；通过部分地去除第一开口之间的第二堆叠区域来形成第二开口；去除通过第二开口暴露的第二牺牲层；通过在第二开口和去除了第二牺牲层的区域中形成第二填充绝缘层，来形成包括第一填充绝缘层和第二填充绝缘层的下分离区域。
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公开(公告)号：CN117998866A
公开(公告)日：2024-05-07
申请号：CN202311319284.6
申请日：2023-10-12
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置和包括其的电子系统。所述半导体存储器装置包括：外围电路结构和堆叠在外围电路结构上的单元结构，其中，单元结构包括：单元基底，包括面对外围电路结构的第一面和与第一面相对的第二面；第一模制堆叠件件，包括顺序堆叠在第一面上的多个第一栅电极；沟道孔，延伸穿过所述多个第一栅电极；以及沟道结构，包括顺序堆叠在沟道孔中的栅极介电膜、半导体膜和可变电阻膜，并且其中，半导体膜包括与第一面和所述多个第一栅电极相交的侧壁部分，以及以平行于第一面的方式在单元基底中从侧壁部分延伸的顶板部分。
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