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公开(公告)号：CN117596884A
公开(公告)日：2024-02-23
申请号：CN202310988281.5
申请日：2023-08-07
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：第一半导体层，包括单元区域和阶梯区域，单元区域具有存储单元阵列，阶梯区域与单元区域相邻；以及第二半导体层，在垂直方向上堆叠在第一半导体层上并且包括行译码器。第一半导体层包括：多条字线，在所述垂直方向上堆叠；包括至少一条串选择线的层，该层堆叠在多条字线上；以及多个第一通道晶体管，位于阶梯区域中并且位于包括至少一条串选择线的层上，其中，在阶梯区域中，多条字线具有阶梯形状，并且多个第一通道晶体管将多条字线电连接到行译码器。
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公开(公告)号：CN117529112A
公开(公告)日：2024-02-06
申请号：CN202310499117.8
申请日：2023-05-05
Applicant: 三星电子株式会社
IPC: H10B43/27 , H10B43/35 , H10B43/50 , H10B43/40 , H10B43/10 , H10B41/27 , H10B41/35 , H10B41/41 , H10B41/50 , H10B41/10 , G11C16/08 , G11C16/24 , G11C5/06 , G11C5/02
Abstract: 一种非易失性存储器件包括第一半导体层和第二半导体层。第一半导体层包括：存储单元，电连接到位线和字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠；字线焊盘，分别对应于字线并以阶梯形布置；以及字线接触部，分别电连接到字线焊盘。第二半导体层包括：传输晶体管，分别电连接到字线接触部以在竖直方向上分别与字线焊盘重叠。每一个字线焊盘具有在第一方向上的第一宽度和在第二方向上的第二宽度。每一个传输晶体管具有在第一方向上的第一间距和在第二方向上的第二间距。
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公开(公告)号：CN114551461A
公开(公告)日：2022-05-27
申请号：CN202110902059.X
申请日：2021-08-06
Applicant: 三星电子株式会社
IPC: H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582 , H01L25/18 , H01L23/544 , H01L21/60
Abstract: 一种存储装置包括：存储芯片，所述存储芯片包括连接到第一字线和第一位线的存储单元阵列、分别连接到所述第一字线的第一字线接合焊盘以及分别连接到所述第一位线的第一位线接合焊盘；以及外围电路芯片，其中，所述外围电路芯片包括连接到第二字线和第二位线的测试单元阵列、分别连接到所述第一字线接合焊盘的第二字线接合焊盘、分别连接到所述第一位线接合焊盘的第二位线接合焊盘以及外围电路，所述外围电路连接到所述第二字线接合焊盘和所述第二字线，或所述第二位线接合焊盘和所述第二位线。
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Patent Agency Ranking
公开(公告)号：CN112447748A
公开(公告)日：2021-03-05
申请号：CN202010511335.5
申请日：2020-06-08
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 可以提供一种三维半导体存储器装置，所述三维半导体存储器装置包括第一芯片和堆叠在第一芯片上的第二芯片。第一芯片可以包括：第一基底，包括第一外围电路区域和第二外围电路区域；第一接触插塞和第二接触插塞；以及第一无源器件，位于第二接触插塞上并且电连接到第二接触插塞。第二芯片可以包括第二基底，第二基底包括分别与第一芯片的第二外围电路区域和第一外围电路区域竖直地叠置的单元阵列区域和接触区域。第二芯片还可以包括栅电极以及设置在第二基底的接触区域上和栅电极的端部上的单元接触插塞。第一无源器件可以竖直地位于栅电极与第二接触插塞之间并且可以包括第一接触线。
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公开(公告)号：CN112530859B
公开(公告)日：2025-02-21
申请号：CN202010629212.1
申请日：2020-07-02
Applicant: 三星电子株式会社
IPC: H01L21/768 , H10B69/00
Abstract: 一种存储器件包括：第一半导体芯片，包括设置在第一基板上的存储单元阵列以及在第一半导体芯片的第一最上金属层上的第一接合金属；以及第二半导体芯片，包括设置在第二基板上的电路器件以及在第二半导体芯片的第二最上金属层上的第二接合金属，电路器件提供对存储单元阵列进行操作的外围电路。第一半导体芯片和第二半导体芯片在接合区域中通过第一接合金属和第二接合金属彼此电连接。与外围电路电连接的布线被设置在第一最上金属层和第二最上金属层中的一个或二者中，并且被设置在第一半导体芯片和第二半导体芯片彼此不电连接的非接合区域中。
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公开(公告)号：CN115482865A
公开(公告)日：2022-12-16
申请号：CN202210176081.5
申请日：2022-02-25
Applicant: 三星电子株式会社
Abstract: 提供了具有物理不可克隆功能的存储器装置和存储器系统。所述存储器装置包括：存储器单元阵列，在第一半导体层中并且包括在第一方向上堆叠的字线和在第一方向上穿过字线的沟道结构；控制逻辑电路，在第二半导体层中，第二半导体层在第一方向上位于第一半导体层下方；以及物理不可克隆功能(PUF)电路，包括穿过第一半导体层和第二半导体层的多个贯穿电极，并且被配置为根据多个贯穿电极的电阻值来产生PUF数据，并且基于多个贯穿电极之中的串联连接的贯穿电极之间的节点电压来产生PUF数据。
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公开(公告)号：CN114333970A
公开(公告)日：2022-04-12
申请号：CN202110796935.5
申请日：2021-07-14
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括：包括正常存储单元和冗余存储单元的存储单元阵列；第一页面缓冲器，其通过包括第一位线组和第二位线组的第一位线连接到所述正常存储单元，被布置在与沿第一方向延伸的所述第一位线相对应的第一区域中并且在所述第一方向上共线；以及第二页面缓冲器，其通过包括第三位线组和第四位线组的第二位线连接到所述冗余存储单元，被布置在与沿所述第一方向延伸的所述第二位线相对应的第二区域中并且在所述第一方向上共线，其中，当连接到所述第一位线组的至少一个正常存储单元被确定为缺陷单元时，将连接到所述第一位线组的正常存储单元替换为连接到所述第三位线组的冗余存储单元。
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公开(公告)号：CN112530859A
公开(公告)日：2021-03-19
申请号：CN202010629212.1
申请日：2020-07-02
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/115
Abstract: 一种存储器件包括：第一半导体芯片，包括设置在第一基板上的存储单元阵列以及在第一半导体芯片的第一最上金属层上的第一接合金属；以及第二半导体芯片，包括设置在第二基板上的电路器件以及在第二半导体芯片的第二最上金属层上的第二接合金属，电路器件提供对存储单元阵列进行操作的外围电路。第一半导体芯片和第二半导体芯片在接合区域中通过第一接合金属和第二接合金属彼此电连接。与外围电路电连接的布线被设置在第一最上金属层和第二最上金属层中的一个或二者中，并且被设置在第一半导体芯片和第二半导体芯片彼此不电连接的非接合区域中。
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