公开(公告)号：CN119627023A

公开(公告)日：2025-03-14

申请号：CN202410972360.1

申请日：2024-07-19

Applicant: 三星电子株式会社

Inventor： 二山拓也 ,  金完东 ,  宋基焕

IPC: H01L23/544 ,  H01L21/66

Abstract: 一种用于检测缺陷的电路，包括：缺陷检测导体，设置在半导体管芯的外围区域中；输入焊盘，连接到缺陷检测导体的第一端；输出焊盘，连接到缺陷检测导体的第二端；缺陷检测组件，连接到缺陷检测导体，并且被配置为检测缺陷检测导体的缺陷；以及控制器，被配置为控制缺陷检测组件的操作，其中，缺陷检测组件包括参考电压源、参考电容器、开关组件和多个检测电容器，并且开关组件被配置为将参考电容器连接到参考电压源、缺陷检测导体的与输入焊盘相邻的位置、以及缺陷检测导体的与输出焊盘相邻的位置之一。

公开(公告)号：CN118540942A

公开(公告)日：2024-08-23

申请号：CN202410190592.1

申请日：2024-02-20

Applicant: 三星电子株式会社

Inventor： 二山拓也 ,  边大锡

IPC: H10B12/00

Abstract: 公开了一种存储器件。该存储器件包括：第一单元区域，包括第一存储串；第二单元区域，附接到第一单元区域，并且包括第二存储串；以及外围电路区域，附接到第一单元区域，并且包括被配置为控制第一存储串和第二存储串的外围电路，第一单元区域包括与第一存储串电连接的低层级位线、设置在外围电路区域和第一单元区域之间的低层级接合焊盘、与低层级接合焊盘连接的低层级连接过孔、设置在第一单元区域和第二单元区域之间的高层级接合焊盘，第二单元区域包括与第二存储串电连接的高层级位线、以及与高层级接合焊盘连接并从低层级连接过孔横向地偏移的高层级连接过孔。

公开(公告)号：CN117412600A

公开(公告)日：2024-01-16

申请号：CN202310516799.9

申请日：2023-05-09

Applicant: 三星电子株式会社

Inventor： 金智源 ,  金志荣 ,  金度亨 ,  成锡江 ,  二山拓也

IPC: H10B41/35 ,  H10B41/41 ,  H10B41/20 ,  H10B43/35 ,  H10B43/40 ,  H10B43/20

Abstract: 公开了一种半导体装置和电子系统，半导体装置包括第一衬底上的外围电路结构、外围电路结构上的单元阵列结构和单元阵列结构上的背侧结构。该单元阵列结构包括：堆叠结构，其包括交替堆叠的栅电极和层间电介质层；穿通插塞，其在第一方向上延伸穿过堆叠结构，并且每个穿通插塞包括与背侧结构相邻的第一表面和与第一表面相对的第二表面；中间电路结构，其位于堆叠结构和外围电路结构之间，并且连接到外围电路结构；以及连接插塞，其连接到中间电路结构和背侧结构。穿通插塞包括通过第一表面连接到背侧结构的第一穿通插塞以及通过第二表面连接到中间电路结构的第二穿通插塞。

公开(公告)号：CN117715433A

公开(公告)日：2024-03-15

申请号：CN202311160849.0

申请日：2023-09-11

Applicant: 三星电子株式会社

Inventor： 二山拓也 ,  边大锡 ,  秋教秀

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  H10B41/50

Abstract: 一种集成电路(IC)器件包括外围电路结构和单元阵列结构。外围电路结构包括电路基板、外围电路、覆盖电路基板和外围电路的第一绝缘层、以及第一接合焊盘。单元阵列结构包括具有彼此相对的第一表面和第二表面的绝缘结构、在第一表面上的导电板、在导电板上的存储单元阵列、第二绝缘层、设置在第二绝缘层上的第二接合焊盘、在第二表面上彼此间隔开的第一布线和第二布线、穿过绝缘结构并将导电板连接到第一布线的导电通路、以及将第一布线电连接到第二接合焊盘的接触结构。第一接合焊盘与第二接合焊盘接触。

公开(公告)号：CN117529112A

公开(公告)日：2024-02-06

申请号：CN202310499117.8

申请日：2023-05-05

Applicant: 三星电子株式会社

Inventor： 金胜渊 ,  二山拓也 ,  朴珠用 ,  赵栢衡

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/50 ,  H10B43/40 ,  H10B43/10 ,  H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  H10B41/50 ,  H10B41/10 ,  G11C16/08 ,  G11C16/24 ,  G11C5/06 ,  G11C5/02

Abstract: 一种非易失性存储器件包括第一半导体层和第二半导体层。第一半导体层包括：存储单元，电连接到位线和字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠；字线焊盘，分别对应于字线并以阶梯形布置；以及字线接触部，分别电连接到字线焊盘。第二半导体层包括：传输晶体管，分别电连接到字线接触部以在竖直方向上分别与字线焊盘重叠。每一个字线焊盘具有在第一方向上的第一宽度和在第二方向上的第二宽度。每一个传输晶体管具有在第一方向上的第一间距和在第二方向上的第二间距。

公开(公告)号：CN119517766A

公开(公告)日：2025-02-25

申请号：CN202411100895.6

申请日：2024-08-12

Applicant: 三星电子株式会社

Inventor： 崔秦溶 ,  杨秀烈 ,  李在恩 ,  权赫准 ,  崔真源 ,  二山拓也

IPC: H01L21/66 ,  G01R31/28 ,  G01B7/00 ,  H01L21/67

Abstract: 提供了半导体多层结构以及半导体多层结构的测试电路的操作方法。所述半导体多层结构包括：第一半导体晶片，其包括多个第一焊盘；第二半导体晶片，其包括与所述多个第一焊盘组合的多个第二焊盘；以及测试电路，其被配置为向其中所述多个第一焊盘当中的预设第一参考焊盘与所述多个第二焊盘当中的预设第二参考焊盘组合的参考组合部分施加第一电压，并且向其中所述多个第一焊盘当中的至少一个第一焊盘与所述多个第二焊盘当中的至少一个第二焊盘组合的比较组合部分施加第二电压，其中，所述测试电路将基于所述参考组合部分与所述比较组合部分的电阻比而分布的电压与预设参考电压进行比较，以确定所述至少一个第一焊盘是否与所述至少一个第二焊盘对准。