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公开(公告)号：CN115903613B
公开(公告)日：2024-06-21
申请号：CN202211636699.1
申请日：2022-12-15
Applicant: 鹏城实验室
IPC: G05B19/042
Abstract: 本发明涉及工业控制及通信技术领域，并公开了一种基于RISC‑V核的工业控制及通信芯片架构，该芯片包括：至少一个控制单元、总线协议AXI总线、外部扩展单元和输入输出IO口，控制单元包括开源指令集RISC‑V核和芯片扩展子单元；RISC‑V核与AXI总线和芯片扩展子单元连接，芯片扩展子单元与IO口和外部扩展单元连接，AXI总线与外部扩展单元连接；芯片扩展子单元用于将输入的接口数据传输至RISC‑V核，外部扩展单元用于将外部数据通过AXI总线传输至RISC‑V核，RISC‑V核用于根据接口数据，和或，外部数据进行数据交互，以实现工业控制与通信，进而提高了工业控制及通信芯片的数据交互效率。
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公开(公告)号：CN117997736A
公开(公告)日：2024-05-07
申请号：CN202410142654.1
申请日：2024-01-31
Applicant: 鹏城实验室
IPC: H04L41/0803 , H04L41/0866 , H04L41/0853
Abstract: 本申请提供了一种CLIC中断选择方法和装置、中断控制器、处理器及介质，属于通信技术领域。应用于中断控制器，中断控制器包括多个比较器，多个比较器采用二分法连接；该方法包括：根据预先配置的CLIC参数提取多个CLIC中断的中断有效性、中断级别、中断优先级、和中断源ID作为中断特征值；将中断特征值按照两个一组输入比较器进行比较，输出较大中断特征值至下一层级的比较器，且下一层级的比较器将较大中断特征值输出至下下层级的比较器，如此逐层比较，将最后层级的比较器输出的中断特征值作为最终的中断选择结果。本申请能够降低CLIC中断选择过程的组合逻辑，让电路工作于一个较高的时钟频率，同时尽量降低中断上报的延迟。
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Patent Agency Ranking
公开(公告)号：CN112527361B
公开(公告)日：2021-05-11
申请号：CN202110178194.4
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取待更新FPGA比特流，并根据测试任务获取更新测试文件；根据更新测试文件对待更新FPGA比特流进行更新，以获取对应于更新测试文件的更新FPGA比特流；根据更新FPGA比特流对FPGA验证模块进行配置，以实现测试程序更新。本发明通过上述方法，将测试程序合并到FPGA比特流里，从而避免重新综合FPGA设计。这种替换方式相对于现有技术烧写Flash并重新综合，所需时间更少，提升了测试效率。另一方面，可以用不同的测试程序批量生成各自的比特流，提升了测试的自由度与便利性。
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公开(公告)号：CN117873667A
公开(公告)日：2024-04-12
申请号：CN202311762667.0
申请日：2023-12-20
Applicant: 鹏城实验室
Abstract: 本申请实施例提供中断通知响应接口、中断控制方法及相关装置，涉及处理器设计技术领域。其中，中断通知响应接口连接CLIC中断控制器和内核，将CLIC中断控制器针对目标中断源生成的中断请求数据持续传输至内核，将内核响应中断请求信号生成的中断响应信号传输至CLIC中断控制器，以使得CLIC中断控制器基于中断响应信号对中断请求信号进行置位。可见内核若能够响应中断请求信号，直接从中断通知响应接口中获取CLIC中断控制器持续发送的请求描述信息执行相关的中断过程，同时CLIC中断控制器根据中断响应信号对中断请求信号进行置位，为下一次中断做准备。通过中断通知响应接口缩短系统的中断响应时间，提升系统中断通知及响应的效率。
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公开(公告)号：CN115903613A
公开(公告)日：2023-04-04
申请号：CN202211636699.1
申请日：2022-12-15
Applicant: 鹏城实验室
IPC: G05B19/042
Abstract: 本发明涉及工业控制及通信技术领域，并公开了一种基于RISC‑V核的工业控制及通信芯片架构，该芯片包括：至少一个控制单元、总线协议AXI总线、外部扩展单元和输入输出IO口，控制单元包括开源指令集RISC‑V核和芯片扩展子单元；RISC‑V核与AXI总线和芯片扩展子单元连接，芯片扩展子单元与IO口和外部扩展单元连接，AXI总线与外部扩展单元连接；芯片扩展子单元用于将输入的接口数据传输至RISC‑V核，外部扩展单元用于将外部数据通过AXI总线传输至RISC‑V核，RISC‑V核用于根据接口数据，和或，外部数据进行数据交互，以实现工业控制与通信，进而提高了工业控制及通信芯片的数据交互效率。
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公开(公告)号：CN112527361A
公开(公告)日：2021-03-19
申请号：CN202110178194.4
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取待更新FPGA比特流，并根据测试任务获取更新测试文件；根据更新测试文件对待更新FPGA比特流进行更新，以获取对应于更新测试文件的更新FPGA比特流；根据更新FPGA比特流对FPGA验证模块进行配置，以实现测试程序更新。本发明通过上述方法，将测试程序合并到FPGA比特流里，从而避免重新综合FPGA设计。这种替换方式相对于现有技术烧写Flash并重新综合，所需时间更少，提升了测试效率。另一方面，可以用不同的测试程序批量生成各自的比特流，提升了测试的自由度与便利性。
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公开(公告)号：CN117873566A
公开(公告)日：2024-04-12
申请号：CN202311763420.0
申请日：2023-12-20
Applicant: 鹏城实验室
Abstract: 本申请公开了跨时钟域寄存器读写接口异步处理方法及系统，涉及数字电路异步接口设计技术领域。通过从寄存器读写接口的接口时钟域获取访问请求信号，并在接口时钟域中寄存第一预设次数，得到第一同步请求信号。将第一同步请求信号在被访问模块的系统时钟域中寄存第二预设次数，得到第二同步请求信号。获取直接传递至被访问模块的读写控制信号，根据第二同步请求信号对读写控制信号进行采样，获取读写控制数据，并根据读写控制数据完成对寄存器的读写操作。由此利用接口时钟域和系统时钟域的时序特性对访问请求信号进行多拍寄存实现同步，准确对不同时钟域异步传递的读写控制信号进行采样，实现对寄存器的读写操作，有效降低芯片相关资源的消耗量。
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