公开(公告)号：CN106168937A

公开(公告)日：2016-11-30

申请号：CN201610340538.6

申请日：2016-05-20

Applicant: 飞思卡尔半导体公司

Inventor： 吉尔福特·卢贝斯 ,  詹姆斯·G·盖伊 ,  盖伊·L·米勒 ,  钟耿

IPC: G06F13/40

CPC classification number: G06F1/12 ,  G06F1/10 ,  G06F13/1689 ,  G06F17/5077 ,  H03K5/135 ,  H03K19/17736 ,  G06F13/4072

Abstract: 本发明的一种方法实施例包括接收与互连延迟相关联的延迟值，所述互连延迟的互连电路上测得，互连电路通信地耦合主机半导体装置与半导体装置。所述方法还包括使本地时钟信号延迟由所述延迟值指示的延迟量以产生延迟本地时钟信号。所述方法还包括接收延迟源时钟信号，其中所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的。所述方法还包括基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。

公开(公告)号：CN104636509A

公开(公告)日：2015-05-20

申请号：CN201310549963.2

申请日：2013-11-08

Applicant: 飞思卡尔半导体公司

Inventor： 周建 ,  梁超 ,  钟耿

IPC: G06F17/50

CPC classification number: G06F17/5068 ,  G06F17/5031 ,  G06F2217/84

Abstract: 一种在集成电路设计的门级仿真（GLS）中验证时序问题的方法，所述集成电路设计包括多个单元，所述方法包括运行所述设计的行为模型的仿真例程，以及获取第一仿真结果。如果在单元处存在可能的时序冲突，与强制不确定值对应，则将单元的仿真输出强制为第一值，并获取第二仿真结果。如果该结果为负性的，则产生该单元处的明显的时序冲突的报告。如果该第二仿真结果为正性的，则将单元的输出强制为第二值，并获取第三仿真结果。如果该结果为负性的，则产生在该单元处明显的时序冲突的报告，但是，如果其为正性的，则产生没有明显的时序冲突的报告。

公开(公告)号：CN103780259A

公开(公告)日：2014-05-07

申请号：CN201210404564.2

申请日：2012-10-23

Applicant: 飞思卡尔半导体公司

Inventor： 王成 ,  梁超 ,  钟耿

IPC: H03M1/10

CPC classification number: G06F17/5036 ,  H03M1/10 ,  H03M1/109

Abstract: 本发明涉及用于验证数模转换器设计的方法。公开了一种产生数模转换器（DAC）的验证设计的方法，该方法从提供DAC的HDL表示开始。对于数字输入信号的一定范围的数值的根据DAC的表示的模拟输出信号的数值以模拟器来模拟。模型被用来将模拟输出信号的模拟数值转换成数字格式与输入信号相同的等效模型信号的数值。比较器将输入信号的数值与模型信号进行比较，并且确定比所规定的容差大的差。