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公开(公告)号：CN112636738A
公开(公告)日：2021-04-09
申请号：CN202011583010.4
申请日：2020-12-28
Applicant: 长沙理工大学
IPC: H03K19/003
Abstract: 本申请公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个第一钟控C单元间隔连接首尾成环的五个转换单元，第一钟控C单元具体为四输入单输出的钟控C单元。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。本申请还公开了一种具有相同技术效果的集成芯片。
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公开(公告)号：CN109188246B
公开(公告)日：2020-09-08
申请号：CN201811036591.2
申请日：2018-09-06
Applicant: 长沙理工大学
IPC: G01R31/28
Abstract: 本发明公开了一种保护加密芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规扫描设计结构的基础上引入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。如果加密芯片在上电或复位后首先进入功能模式，在安全扫描控制器的控制下，密钥屏蔽逻辑允许加载密钥，但移位使能逻辑会禁止电路切换到测试模式，从而避免了加密信息的泄露；反之，如果加密芯片在上电或复位后首先进入测试模式，在安全扫描控制器的控制下，扫描移位和响应捕获能够正常进行，但密钥被隔离，从而保证了从扫描链移出的数据与密钥无关。本发明通过增加较少的硬件逻辑，在保证电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。
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公开(公告)号：CN109188246A
公开(公告)日：2019-01-11
申请号：CN201811036591.2
申请日：2018-09-06
Applicant: 长沙理工大学
IPC: G01R31/28
CPC classification number: G01R31/2803
Abstract: 本发明公开了一种保护加密芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规扫描设计结构的基础上引入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。如果加密芯片在上电或复位后首先进入功能模式，在安全扫描控制器的控制下，密钥屏蔽逻辑允许加载密钥，但移位使能逻辑会禁止电路切换到测试模式，从而避免了加密信息的泄露；反之，如果加密芯片在上电或复位后首先进入测试模式，在安全扫描控制器的控制下，扫描移位和响应捕获能够正常进行，但密钥被隔离，从而保证了从扫描链移出的数据与密钥无关。本发明通过增加较少的硬件逻辑，在保证电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。
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公开(公告)号：CN116389072A
公开(公告)日：2023-07-04
申请号：CN202310243965.2
申请日：2023-03-14
Applicant: 长沙理工大学
Abstract: 本发明公开了一种轻量级重用扫描链自身数据保护芯片的安全测试方案。该安全测试方案利用扫描链本身存储密钥，即选择扫描链前端的部分扫描单元作为密钥存储单元，这些被选择为密钥存储单元的Q输出或输出会被传输到多输入或门实现身份验证。如果用户不能再测试开始时加载正确的测试授权码，那么扫描链的输出将会出现动态混淆，如果输入正确的测试授权码，扫描操作便能正常的进行。本发明通过增加很少的硬件逻辑，在保证电路可测试性的前提下，能够抵御各种潜在的基于扫描的侧信道攻击。
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公开(公告)号：CN111413607B
公开(公告)日：2021-05-28
申请号：CN202010223933.2
申请日：2020-03-26
Applicant: 长沙理工大学
IPC: G01R31/28 , G01R31/3177 , G01R31/3193
Abstract: 本发明公开了一种敏感门节点的定位方法、装置、设备及介质，按照预设的划分规则对当前逻辑电路进行划分，以获得多个电路内部不存在扇出结构的子电路；利用预先存储的输入信号和当前逻辑电路中各门节点的类型信息，获取各子电路在正常工作状态下当前逻辑电路的第一输出逻辑值和各子电路在故障状态下当前逻辑电路的第二输出逻辑值；判断各子电路对应的第一输出逻辑值与第二输出逻辑值是否一致；如果否，则确定子电路为影响当前逻辑电路的输出逻辑值的目标子电路；检测各目标子电路中的门节点间的传输信号是否为关键信号；如果是，则将产生关键信号的门节点确定为敏感门节点。
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Patent Agency Ranking
公开(公告)号：CN110763984A
公开(公告)日：2020-02-07
申请号：CN201911025735.9
申请日：2019-10-25
Applicant: 长沙理工大学
IPC: G01R31/3177
Abstract: 本发明公开了一种基于扇出重汇聚结构的逻辑电路失效率确定方法、装置、设备及存储介质；本申请在信号传播过程中，若逻辑门的传播信号中不存在同一扇出源节点的扇出支路信号，则仅根据含有关键逻辑值的传播信号、逻辑门的类型信息及门出错率确定输出的出错率及扇出源信息，而忽略不含有关键逻辑值的传播信号，从而减少计算量；否则，根据所有传播信号、逻辑门的类型信息、门出错率及扇出源独立出错率确定输出的扇出源信息及出错率，由于扇出源独立出错率的引入，使各个扇出源节点之间独立处理，因此在考虑扇出重汇聚结构引起的信号相关性影响时，不同扇出源节点之间不具有复杂的嵌套关系，从而在降低了计算复杂度的基础上，提高了计算准确度。
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公开(公告)号：CN109145480A
公开(公告)日：2019-01-04
申请号：CN201811021001.9
申请日：2018-09-03
Applicant: 长沙理工大学
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5036
Abstract: 本发明提供了一种多瞬态故障影响下的纳米集成电路可靠性评估方法，包括：第一步骤：建立待评估纳米集成电路的电路可靠度计算公式；第二步骤：确定可靠度计算公式中的零故障直流分量参数值；第三步骤：通过对待评估纳米集成电路进行单故障模拟以评估电路可靠度计算公式中的一阶主分量；第四步骤：对待评估纳米集成电路进行双故障模拟；第五步骤：对双故障模拟得到的数据进行概率统计分析，以评估电路可靠度计算公式中的二阶分量。
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公开(公告)号：CN112636738B
公开(公告)日：2024-03-22
申请号：CN202011583010.4
申请日：2020-12-28
Applicant: 长沙理工大学
IPC: H03K19/003
Abstract: 本申请公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个第一钟控C单元间隔连接首尾成环的五个转换单元，第一钟控C单元具体为四输入单输出的钟控C单元。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。本申请还公开了一种具有相同技术效果的集成芯片。
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公开(公告)号：CN114639412A
公开(公告)日：2022-06-17
申请号：CN202210223624.4
申请日：2022-03-07
Applicant: 长沙理工大学
IPC: G11C11/412 , G11C5/06
Abstract: 本发明公开了一种存储单元设计电路，包括第一C单元电路、第二C单元电路，第一反相器、第二反相器、第一开关管、第二开关管、第三开关管和第四开关管，第一C单元电路和第二C单元电路的输出端为存储电平的节点，当第一C单元电路或第二C单元电路的输入端任意一个或两个节点，或输出端节点受到干扰而发生电平跳变时，均能恢复为原来的电平。本申请中能够在电路中某个节点受到干扰而发生电平跳变时使其恢复为原来的电平，避免错误电平被读取而引起控制系统的故障，且由各个开关管构成的单元电路形成低阻电流通路，以减小读写延迟。
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公开(公告)号：CN111008507B
公开(公告)日：2022-06-03
申请号：CN201911074272.5
申请日：2019-11-06
Applicant: 长沙理工大学
IPC: G06F30/3308 , G06F119/02
Abstract: 本发明公开了一种受软错误影响的逻辑电路可靠性边界计算方法及设备，本发明方法包括：将电路可靠性目标表示为多阶段分量之和；对电路进行单故障模拟，获取T1值；对电路进行双故障模拟，获取T2值；计算电路的可靠性边界；与现有技术相比，本发明方法是利用概率分布模型，首先将待计算的大规模和超大规模逻辑电路可靠性目标表示为多阶分量之和的形式；然后模拟计算出单故障和双故障的电路工作情况，以此计算电路在故障发生时的正确输出概率；最后将模拟结果代入可靠性边界表达式即可得到电路可靠性的一阶与二阶上下限。本方法保证了在合理的时间内计算出与电路真实可靠性非常接近的可靠性边界值，且适用于大规模和超大规模逻辑电路的可靠性计算。
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