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公开(公告)号：CN114039600A
公开(公告)日：2022-02-11
申请号：CN202111138049.X
申请日：2021-09-27
Applicant: 西安空间无线电技术研究所
IPC: H03M1/12
Abstract: 本发明提供了一种多通道高速AD同步采集装置及方法，包括数据处理板和N个数据采集板；所述数据处理板包括本振、锁相环、功分器、时钟芯片I、模拟光模块I、N个数字光模块I(N≥1)和数据处理板FPGA芯片；所述数据采集板包括模拟光模块II、SMA、时钟芯片II、数字光模块II、M个AD转换芯片(M≥1)和数据采集板FPGA芯片。本发明中装置及方法结合高速AD转换芯片自带的自动同步功能、板间同步技术以及模拟光模块、数字光模块、GTX传输技术，解决了多通道高速AD同步采集的限制，确保了多路AD数据采集的同步性及相位一致性，测量精度高，相关系数精度优于99％，相关相位精度≤±0.5°。
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公开(公告)号：CN104156288B
公开(公告)日：2018-01-05
申请号：CN201410298219.4
申请日：2014-06-26
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于JTAG链的故障定位和软件升级电路及其实现方法，把电路板上所有JTAG芯片串到一个JTGA链上，这样，把JTAG座放到面板上或者机箱上，就可以通过这一个JTAG座应用PC机实现对电路板上所有JTAG芯片的扫描，节省测试时间；在设计JTAG链的某些信号上串上跳线，可以通过跳线设置很快的定位出是哪个芯片故障，大大提高故障问题解决效率；同时，JTAG链的另一个优点是：如果JTAG链上有一个CPU/DSP芯片，该芯片可以通过网络与其它远程计算机连接，在远程计算机上通过网络就可以实现对JTAG链上其它芯片的在线升级，而不需要现场升级，从而节约了时间和成本。
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公开(公告)号：CN106646475A
公开(公告)日：2017-05-10
申请号：CN201611076679.8
申请日：2016-11-29
Applicant: 西安空间无线电技术研究所
IPC: G01S13/95
CPC classification number: Y02A90/18 , G01S13/958
Abstract: 一种微波辐射计全极化数字相关实现方法，步骤为：(1)从天线分别接收V通道和H通道的射频信号，将两路射频信号分别下变频为中频信号，然后对两个通道的中频信号分别进行2功分，并对功分后的其中一路信号进行正交变换，由此得到VI，VQ，HI，HQ四路信号；(2)对VI，VQ，HI，HQ四路中频信号分别进行带通采样；(3)对通道采样后的数据两两进行数字相关运算，然后在一定的积分时间内把各个相关结果进行累加；(4)利用累加结果得到TB的四个分量Tv、Th、T3、T4，包括各通道全部正常情况和单个通道发生故障的情况。本发明方法通过冗余的方式，把输入的任意两个信号进行互相关运算，提高了系统的可靠性。
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公开(公告)号：CN104156288A
公开(公告)日：2014-11-19
申请号：CN201410298219.4
申请日：2014-06-26
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于JTAG链的故障定位和软件升级电路及其实现方法，把电路板上所有JTAG芯片串到一个JTGA链上，这样，把JTAG座放到面板上或者机箱上，就可以通过这一个JTAG座应用PC机实现对电路板上所有JTAG芯片的扫描，节省测试时间；在设计JTAG链的某些信号上串上跳线，可以通过跳线设置很快的定位出是哪个芯片故障，大大提高故障问题解决效率；同时，JTAG链的另一个优点是：如果JTAG链上有一个CPU/DSP芯片，该芯片可以通过网络与其它远程计算机连接，在远程计算机上通过网络就可以实现对JTAG链上其它芯片的在线升级，而不需要现场升级，从而节约了时间和成本。
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公开(公告)号：CN106093884B
公开(公告)日：2018-09-18
申请号：CN201610377929.5
申请日：2016-05-31
Applicant: 西安空间无线电技术研究所
Abstract: 一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。
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Patent Agency Ranking
公开(公告)号：CN105468073B
公开(公告)日：2017-05-10
申请号：CN201510944721.2
申请日：2015-12-16
Applicant: 西安空间无线电技术研究所
IPC: G05F1/56
Abstract: 一种高速采集处理系统瞬态功耗降低电路及方法，基于多片AD和FPGA实现，多片高速AD模数转换模块完成多路宽带信号的采集，FPGA完成多片高速AD模数转换模块的上电控制、配置并完成高速AD模数转换模块输出的高速并行信号的接收及处理，开关电源类型的DC/DC模块完成+28V转+5V，开关电源类型的点负载模块分别完成+5V电压转+1.2V电压和+5V电压转+2.5V电压的功能，多片线性稳压电源模块完成+2.5V转+1.9V的功能，调节点负载模块的开关频率和补偿参数。本发明使高速采集电路在FPGA加载及宽带信号输入的情况下瞬态功耗得到一定的抑制，DC/DC模块在瞬态功耗接近额定输出时仍能稳定工作，从而保证DC/DC模块较高的输出效率，从而降低了整机的热耗。
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公开(公告)号：CN107835005B
公开(公告)日：2021-07-13
申请号：CN201711003123.0
申请日：2017-10-24
Applicant: 西安空间无线电技术研究所
IPC: H03K17/22
Abstract: 本发明公开了一种XILINX FPGA DCM复位信号设计方法及系统。其中，该系统包括：DCM全局复位模块、DCM失锁判断模块、DCM输入输出异常判断模块和DCM模块；其中，DCM全局复位模块产生全局复位信号和锁定判断信号；DCM失锁判断模块根据锁定判断信号判断DCM锁定信号是否锁定，如果未锁定，则产生DCM失锁判断复位信号，如果锁定，则产生锁定指示信号；DCM输入输出异常判断模块根据锁定指示信号对本地时钟、DCM输入时钟和二分频时钟进行循环计数并比较，以此判断所述DCM输入输出异常判断模块是否异常。本发明解决了因输入信号不稳定等原因造成的DCM失锁或错锁从而导致的FPGA处理功能失效的问题。
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公开(公告)号：CN106646475B
公开(公告)日：2018-12-21
申请号：CN201611076679.8
申请日：2016-11-29
Applicant: 西安空间无线电技术研究所
IPC: G01S13/95
Abstract: 一种微波辐射计全极化数字相关实现方法，步骤为：(1)从天线分别接收V通道和H通道的射频信号，将两路射频信号分别下变频为中频信号，然后对两个通道的中频信号分别进行2功分，并对功分后的其中一路信号进行正交变换，由此得到VI，VQ，HI，HQ四路信号；(2)对VI，VQ，HI，HQ四路中频信号分别进行带通采样；(3)对通道采样后的数据两两进行数字相关运算，然后在一定的积分时间内把各个相关结果进行累加；(4)利用累加结果得到TB的四个分量Tv、Th、T3、T4，包括各通道全部正常情况和单个通道发生故障的情况。本发明方法通过冗余的方式，把输入的任意两个信号进行互相关运算，提高了系统的可靠性。
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公开(公告)号：CN104063223B
公开(公告)日：2017-11-28
申请号：CN201410298589.8
申请日：2014-06-26
Applicant: 西安空间无线电技术研究所
IPC: G06F9/44
Abstract: 一种FPGA实现软件编程器件可控看门狗功能的方法，是在FPGA和软件编程器件(DSP/MCU/ARM等)联合工作时，不需额外增加看门狗硬件设计，利用FPGA实现可控看门狗功能。在单板调试时，可以随需要由软件编程器件来打开/关闭看门狗功能；可以根据软件编程器件的数据处理周期长短来修改FPGA的定时时间(通过软件编程器件给FPGA中的看门狗监控计数器写初值)；按照本方法实现的FPGA程序可通用化，且参数控制方便(软件编程器件通过修改不同地址上的数据：初值、看门狗总开关信号、写初值开关等)。值得注意的是，当FPGA读取了软件编程器件给FPGA的初值后，即将初值锁定，只写一次初值。
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公开(公告)号：CN106093884A
公开(公告)日：2016-11-09
申请号：CN201610377929.5
申请日：2016-05-31
Applicant: 西安空间无线电技术研究所
CPC classification number: G01S7/295 , G01S7/2806 , G01S7/352
Abstract: 一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。
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