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公开(公告)号：CN119225950A
公开(公告)日：2024-12-31
申请号：CN202311791417.X
申请日：2023-12-22
Applicant: 英特尔公司
IPC: G06F9/50
Abstract: 公开了用于实现自适应分支预测扼制的方法和装置。在一个实施例中，该方法包括：基于查找分支置信度数据结构来确定单个线程的执行中的当前分支是否是低置信度分支，在低置信度分支中，处理器的分支预测器具有当前分支的结果被正确地预测的低确定性水平；以及将单个线程的分支误预测率、微指令损耗率和缓存未命中率与它们的对应的阈值进行比较。该方法进一步包括：基于对当前分支是低置信度分支且用于单个线程的分支误预测率、微指令损耗率和缓存未命中率的一个或多个阈值被超过的确定来扼制当前分支的分支预测。
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公开(公告)号：CN117616564A
公开(公告)日：2024-02-27
申请号：CN202280045182.7
申请日：2022-08-22
Applicant: 英特尔公司
IPC: H01L25/065 , H01L25/00 , H01L25/16 , H01L25/18 , H01L23/538
Abstract: 本文中公开了微电子组件、相关的装置和方法。在一些实施例中，一种微电子组件可以包括：微电子子组件，其包括：位于第一层中的第一桥接部件，第一桥接部件具有第一表面和相对的第二表面；以及位于第二层中的管芯，其中，第二层位于第一层上，并且该管芯电耦合到第一桥接部件的第二表面；封装基板，其具有嵌入其中的第二桥接部件，其中，第二桥接部件电耦合到第一桥接部件的第一表面；以及微电子部件，其位于封装基板的第二表面上并且电耦合到第二桥接部件，其中，微电子部件经由第一和第二桥接部件电耦合到管芯。
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公开(公告)号：CN113094096A
公开(公告)日：2021-07-09
申请号：CN202011001145.5
申请日：2020-09-22
Applicant: 英特尔公司
Inventor： S·帕尔 , S·阿万察 , I·巴蒂 , W-Y·陈 , D·达斯 , A·加吉 , C·S·古拉姆 , J·顾 , 路奎元 , S·马余兰 , J·E·帕拉 , S·斯里尼瓦桑 , V·乔治
Abstract: 本申请公开了用于利用零跳过的向量乘加的指令和逻辑。本文中描述的实施例提供用于实现利用对于稀疏输入的自动零跳过的向量乘加指令的指令和相关联的逻辑。一个实施例提供一种通用图形处理器，包括逻辑，用于执行操作，这些操作包括：取出硬件宏指令，该硬件宏指令具有断言掩码、重复计数和一组初始操作数，其中初始操作数包括目的地操作数和多个源操作数。硬件宏指令配置为对与一组矩阵相关联的输入数据执行一个或多个乘法/加法操作。
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公开(公告)号：CN112131038A
公开(公告)日：2020-12-25
申请号：CN202010209912.5
申请日：2020-03-23
Applicant: 英特尔公司
IPC: G06F11/10
Abstract: 用于提供用于在存储器中计算操作中使用的经错误校正的数据的技术包括存储器，该存储器包括具有多个存储器分区的存储器介质以及耦合到该存储器介质的介质存取电路。介质存取电路用于接收用于对来自存储器介质的数据执行存储器中计算操作的请求。该请求指定了数据所位于的存储器介质的存储器分区。介质存取电路从存储器分区读取数据。介质存取电路执行对读取的数据执行错误校正以产生经错误校正的读取的数据，并将经错误校正的读取的数据存储在临时缓冲区中，以供除请求的存储器中计算操作之外的一个或多个存储器中计算操作访问。
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Patent Agency Ranking
公开(公告)号：CN110968345A
公开(公告)日：2020-04-07
申请号：CN201910817011.1
申请日：2019-08-30
Applicant: 英特尔公司
Abstract: 本申请公开了用于数据并行单程序多数据(SPMD)执行的架构和方法。一种用于数据并行单程序多数据(SPMD)执行的装置和方法。例如，处理器的一个实施例包括：指令取出电路，用于取出一个或多个主线程的指令；解码器，用于对这些指令进行解码以生成微操作；数据并行集群(DPC)，用于执行包括这些微操作的子集的微线程，该DPC进一步包括：多个执行通道，用于执行对微线程的并行执行；指令解码队列(IDQ)，用于在执行之前存储微操作；以及调度器，用于基于包括指令指针(IP)值的相关联的变量来评估微线程，该调度器用于基于该评估而将微线程成组为片段以供在执行通道上进行并行执行。
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公开(公告)号：CN106020424A
公开(公告)日：2016-10-12
申请号：CN201610364515.9
申请日：2011-09-06
Applicant: 英特尔公司
CPC classification number: Y02D10/22 , Y02D10/36 , G06F1/3293 , G06F9/5094
Abstract: 本发明涉及有功率效率的处理器体系结构。在一个实施例中，本发明包括用于从加速器接收中断，响应于中断，将恢复信号直接发送到小核，将大核的执行状态的子集提供到第一小核，以及判断小核是否可以处理与中断相关联的请求，如果判断是肯定的，在小核中执行与该请求相对应的操作，否则，将大核执行状态和恢复信号提供到大核的方法。描述并要求保护其他实施例。
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公开(公告)号：CN104798032A
公开(公告)日：2015-07-22
申请号：CN201380045247.9
申请日：2013-06-27
Applicant: 英特尔公司
CPC classification number: G06F12/08 , G06F12/0891
Abstract: 描述了具有缓存电路和逻辑电路的处理器。逻辑电路将管理缓存线进入缓存电路以及从缓存电路的去除。逻辑电路包括存储电路以及控制电路。存储电路存储标识缓存内的处于修改的状态的一组缓存线的信息。控制电路耦合到存储电路，响应于清空缓存的信号，从存储电路接收信息，并从中确定缓存的地址，以便从缓存中读取缓存线组，以便避免从缓存读取处于无效或清洁状态的缓存线。
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公开(公告)号：CN104011851A
公开(公告)日：2014-08-27
申请号：CN201180075817.X
申请日：2011-12-22
Applicant: 英特尔公司
CPC classification number: H01L23/49838 , H01L23/13 , H01L23/49816 , H01L23/49827 , H01L23/49833 , H01L25/0652 , H01L25/0657 , H01L2224/1403 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2225/06544 , H01L2225/06555 , H01L2225/06562 , H01L2924/1461 , H01L2924/15151 , H01L2924/15311 , H01L2924/00
Abstract: 描述了具有窗口插入器的3D集成电路封装和用于形成这种半导体封装的方法。例如，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。在另一示例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。
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公开(公告)号：CN103765409A
公开(公告)日：2014-04-30
申请号：CN201180073263.X
申请日：2011-09-06
Applicant: 英特尔公司
CPC classification number: G06F1/3293 , G06F1/3206 , G06F1/3287 , G06F9/4418 , G06F9/5094 , G06F12/084 , G06F13/24 , G06F2212/1028 , G06F2212/60 , G06F2212/62 , H04W52/028 , H04W88/02 , Y02B70/30 , Y02B70/32 , Y02D10/122 , Y02D10/22 , Y02D70/00
Abstract: 在一个实施例中，本发明包括用于从加速器接收中断，响应于中断，将恢复信号直接发送到小核，将大核的执行状态的子集提供到第一小核，以及判断小核是否可以处理与中断相关联的请求，如果判断是肯定的，在小核中执行与该请求相对应的操作，否则，将大核执行状态和恢复信号提供到大核的方法。描述并要求保护其他实施例。
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